PADS高级应用.doc

PADS2005(Power PCB)教程实例之高级应用(每日更新）将下面的问题进行讨论1. 设计复用2. IC扇出3. 蛇行布线4. 差分对布线5. 等长布线6. 多层板层叠分析7. 信号完整性分析8. 电磁兼容分析9. 串扰分析10. 多板分析11. 可测试性设计12. 可制造性设计13. Pro/ENGINEER 链接. .Power PCB 设计复用(以PADS 2005为例）建立一个设计复用（*.reu文件）1.选择要设计的对象。2.右键，弹出菜单中选Make Reuse，可以看后面的选择和未选择报告（Selection deselection)3.输入Reuse的文件名4.选取Save to file5.保存该文件到文件夹以备后用。在以下学习中，所有的应用环境必须在ECO下,关闭设计规则检查（可用DRO命令）,下次再续. .增加一个设计复用1.在菜单中单击Add Reuse,弹出对话框。2.选择要增加的复用文件，弹出“Reuse Properties 对话框。 点击浏览该文件3.如已经存在一个复用文件，则弹出一个提示，“确定”增加一个副本，“否则”取消。4. “Reuse Properties 对话框中，点”Net Properties”看是否有网络冲突，如果有需要合并的网络，必须在ECO下手动合并。 点击浏览该文件5. 如果没有错误，将出现一个如下提示对话框. 点击浏览该文件6.完成增加设计复用。编辑设计复用1.打开要编辑的设计复用(文件类型选*.reu)，根椐需要编辑它或者在右键弹出菜单中选择Break Reuse取消设计复用。2.编辑完成后，将选择类型定为“select Reuse”，右键，Save to file,覆盖掉以前的文件，提示：是否覆盖XXX文件，选 “Yes，完成！比如有些成熟的黄金电路，能够在设计中重复使用，省去许多时间，你可以把它当成元件库存在库里。在多通道的电路中和有些数字电路中调出来复用，减少设计错误，提高工作效率。不知是什么原因，不能上传。呵呵，不能偷懒，我只能动手敲字。建立原点座标：（用PADS 2005 打开没有layout BGA文件）1.鼠标右键，点选Select Traces/Pins,再点BGA的左上角的一个PAD2.以这个PAD建立原点座标，Setup/origin.选择BGA FANOUT的层： Setup/Layers Setup,BGA一般放在TOP Component 层，Plane Typet选No Plane ，Routing 选 Any. 然后“OK”。接上一贴设置Fanout的格点1.Setup/Preferences/Grids/Fantout Gride(设置成PAD与PAD的二分之一，如果PAD间距为50mil，这时X与Y可以填入25）设置布线默认间距，线宽2.Setup/Design Reuls/Default Rules/(设置布线宽度及安全间距）在PADS Layout设置完成， 转入PADS Router.3 Tools/PADS Router(Aciton 选Open PADS Router, Options选Routing)，选Proceed.跳到PADS Router。继续. .1.选择适合BGA FANOUT的VIA。在PADS ROUTER中，EDIT/Properties/Via Biasing 选择一个Via（如果没有要在PADS Layout中建立一个比较小的VIA）2.选择适合BGA FANOUT的规则。在PADS ROUTER中，EDIT/Properties/FanoutA:在Greate fanouts选Plane nets(Via可以连接到中间平面层）和Signal nets（Via可以连接到当前层）B:在Fanout Length选Maximum 填写最大的FANOUT长度（如：50）C:右键-Select Components-选BGA-右键-FanoutFANOUT完成！下次是蛇行布线蛇行布线首先是蛇行布线的作用1.数字电路中为了减少信号延时，要求数椐线等长布线。2.增大分布电容和分布电感在PADS Router中:1.限定长度右键Select net,点选需要蛇行布线的的网络。右键Properties，打开Legth栏。勾上Restrict Lenth(限定长度)在Minimum和Maximum填写同一个长度数字，如：500。（注意这里的单位是以最后一次更改的为准）。2.设置蛇形走线的振幅和间隙Tools/Options/Routing中的Routing to length constraints(布线到长度约束)，Minimum amplitude填写适当的数字，如：8，（意思是：蛇形走线的振幅最小值被设置是走线宽度的8倍），Minimum gap填写适当的数字，如：4（意思是：蛇形走线的间隙最小值被设置为走线到拐角间距的4倍）。3.OK设置完成。在PADS Router中，右键Interactive Route(快捷键F3），在交互式布线过程中，右键Add Accordion，就可以看见蛇行布线了，右键End完成蛇行布线。差分走线(Differential pairs)在高速设计中你可以使用到差分走线进行设计。要进行差分走线一定要了解相关的功能术语。差分走线的目的是将差分信号的走线同时从源管脚（Source pins）走出，绕过障碍物并同时进行被控间距的走线。将两根信号走到一个相同点（称为集合点Gathering Point），即差分走线的起始点，从源管脚到集合点这部分走线我们称之为开始区域（Start Zone）。在集合点之后我们必须保证差分线的走线是平行、等距的。差分走线最终在接近目标管脚位置分开（称为分离点Split Point），而最终的目标管脚我们称之为Destination pins，即差分走线的终点。从分离点到目标管脚这段区域我们称之为结束区域（End Zone）。Shoulder Length（侧翼长度）侧翼长度是指从起始管脚到集合点的距离或者从分离点到目标管脚的距离。障碍通常我们不希望差分线在布线的过程中绕过障碍物而使得差分线被分开，例如绕过过孔或者管脚等。但是例外的是可以在开始区域和结束区域。提示：走线过程中点击鼠标右键选择分开命令Split Trace Segments 或Shift+X，那么在交互式走线的时候，差分线可以自动绕过走线过程中的障碍对象，然后再继续合并进行走线。定义差分线对1、点击标准工具条上项目浏览器的图标按钮，在打开的项目浏览器Project Explorer 窗口中选择Object View 页面，点击展开窗口中的Net Objects。2、将里面的Nets 项展开。3、选中网络1,该网络在工作区域高亮。4、Ctrl+左键选中网络2。5、使用CtrlC 和CtrlV 命令，将这两个网络复制到差分对Differential Pairs 分支中，这时你展开差分对分支可以已经添加了一对差分线对。差分线走线1、在未选择任何对象状态下鼠标右键选择Select Trace/Pins/Unroutes。2、在标准工具栏中的层目录中选择Primary Component Side 为当前操作层。3、在项目浏览器的差分对分支中选中$7651$7652，高亮此两个网络，在工作区域点击此两个网络中的任意一个管脚。4、右键Interactive Route 或按F3 开始对该网络走线，可以看到两根差分线被自动地选择并进行并行走线。5、不点击鼠标，移动光标，可以看到一对差分线的走线状态。6、从源管脚拉出走线，在合适的位置点击鼠标左键确定第一段走线和拐角位置。7、沿着设计的目标管脚方向继续走线。8、当走线接近目标管脚的时候鼠标右键Complete。9、练习几次差分线对的定义和走线，当你认为比较熟练了，请继续往下学习。点击浏览该文件分离走线在差分走线过程中，有时候为了从连接器或者BGA 引脚处引出差分走线，必须将差分线暂时地分离或者互相之间的切换以便进行走线，使用PADS Router提供的分离走线Route Separately 功能可以达到此目的。1、在项目浏览器的差分对分支中选中我们前面建立的$7651$7652差分线对。2、高亮这两个网络后，鼠标右键选择Unroute，将刚才的走线删除。3、点击$7651 或$7652 网络中的任意一个管脚。4、右键Interactive Route 或按F3 开始对该差分对网络进行走线。5、从源管脚拉出走线，在合适的位置点击鼠标左键确定第一段走线和拐角位置。6、当走到接近目标管脚附近时，点击鼠标右键选择分离走线RouteSeparately。7、将该走线完成后，系统将自动转到另外一根线的走线。等长布线等长线规则(Matched Length Rules)等长线用于对一组网络进行自动走线时的设置。你同时可以在PADS Router提供的Spreadsheet 表格中管理走线长度。定义一组等长走线网络在目标浏览器Project Explorer 窗口中进行以下操作：1、展开Nets Objects。2、展开里面的Nets 项，在其目录中列出设计中所有的网络。3、选中网络A00，其在工作区域被高亮。4、Shift+鼠标左键选中*1。5、将选中的所有网络复制到Matched Length Net Groups 分支中。6、将该分支展开可以看到产生一组新的等长走线网络。结果：PADS Router 将其默认命名为MLNetGroup1。7、将这组网络名称改为AddressBus 按回车键确定新名称。完成等长走线网络定义。定义等长走线规则1、项目浏览器窗口中，选中等长走线网络组AddressBus。2、鼠标右键选择Properties。3、在属性窗口中的公差栏中填入200。设置该组网络走线中最短走线和最长走线相差范围允许为200mils。4、勾选长度约束Restrict length，打开长度约束栏。5、在最小长度栏中填入2500，那么走线最小值设定为2.5 英寸。6、在最大长度栏中填入3500，那么走线最大值设定为3.5 英寸。7、点击OK 按钮完成等长走线规则设置。PCB 信号完整性分析信号完整性(SI)是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题主要表现为5个方面：延迟、反射、串扰、同步切换噪声(SSN)和电磁兼容性(EMI)。 延迟是指信号在PCB板的导线上以有限的速度传输，信号从发送端发出到达接收端，其间存在一个传输延迟。信号的延迟会对系统的时序产生影响，在高速数字系统中，传输延迟主要取决于导线的长度和导线周围介质的介电常数。 另外，当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与负载阻抗不匹配时，信号到达接收端后有一部分能量将沿着传输线反射回去，使信号波形发生畸变，甚至出现信号的过冲和下冲。信号如果在传输线上来回反射，就会产生振铃和环绕振荡。 由于PCB板上的任何两个器件或导线之间都存在互容(mutual capacitance)和互感，当一个器件或一根导线上的信号发生变化时，其变化会通过互容和互感影响其它器件或导线，即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。 当PCB板上的众多数字信号同步进行切换时(如CPU的数据总线、地址总线等)，由于电源线和地线上存在阻抗，会产生同步切换噪声，在地线上还会出现地平面反弹噪声(简称地弹)。SSN和地弹的强度也取决于集成电路的IO特性、PCB板电源层和地平面层的阻抗以及高速器件在PCB板上的布局和布线方式。 另外，同其它的电子设备一样，PCB也有电磁兼容性问题，其产生也主要与PCB板的布局和布线方式有关。在以下章节中将用到PADS自带的仿真软件LyperLynx,现在的版本已经到LyperLynx7.5，首先从LineSim开始讲信号完整性仿真的基本方法。点击浏览该文件LineSim仿真的基本方法：1)启动运行HyperLynx软件，新建一个LineSim原理图。2）激活原本为暗色的传输线，输入传输线的各种参数。3）激活输出端和接收端的IC元器件，并为IC器件选择仿真模型。4）激活无源器件，并输入具体参数值。5）打开仿真仿真示波器窗口。6）为即将进行的仿真设置参数。7）运行仿真，在LineSim中设置探针。8）观察仿真结果，并测量时序和电压。9）将仿真结果以不同的形式输出。现在讲讲BGA扇出，也叫（BGA FANOUT），在有BGA设计的PCB中，人工扇出BGA比较麻烦，而且不规则。通过软件PADS Router能快速实现。给大伙一个教程直接运行，用英语解说的，照着做一次可以学会。附件上传不了，等会儿试试！在设计初期，确定PCB的尺寸和层数，布线层的数量和层叠方式直接影响布线和阻抗。确定原则如下：1.元件层的下面（第二层）为GND，提供元件屏蔽层以及为Top布线提供参考平面。2.所有信号层尽可能的与GND相邻（避免两个信号层直接相邻）。3.VCC与GND相邻。4.关键信号与GND相邻，不能跨区分割。5.兼顾层间结构对称。在ECO下，Add Reusre。四层板层叠（从上至下，TOP-BOTTOM）方案分析：注：S（signal） 信号层; G(ground) 接地层; P(power) 电源层1. S G P S 此方案为四层PCB的主选方案，在元件下面有一层地