巴克码发生器-EDA.doc

武汉理工大学 EDA 课程设计 I 课程设计任务书课程设计任务书 学生姓名学生姓名 王伟 专业班级专业班级 电子科学与技术 1001 班 指导教师指导教师 葛华 工作单位工作单位 信息工程学院 题题 目目 巴克码发生器 初始条件 初始条件 quartusII 软件 EP1C3T144C8 芯片 要求完成的主要任务 要求完成的主要任务 深入研究 EDA 技术和 VHDL 硬件描述语言的理论知识 并设计一序列信号发 生器程序 利用 quartusII 强大的图形处理 语言编译功能及仿真功能 实现序列 信号发生器的实现 1 用 VHDL 语言设计一个有限状态机 用以实现序列信号发生器 2 用 quartusII 软件实现 VHDL 程序的仿真 3 用 EP1C3T144C8 芯片实现序列信号发生器设计的硬件测试 4 撰写 EDA 应用实践 课程设计说明书 时间安排 时间安排 1 2012 年 12 月 17 日 课设任务布置 2 2012 年 12 月 18 日至 2012 年 12 月 21 日 设计 软件编程 仿真和调试 3 2012 年 12 月 22 日 机房检查仿真结果 验证设计的可行性和正确性 4 2012 年 12 月 23 日 熟悉实验平台和实验箱 5 2012 年 12 月 24 日至 2012 年 12 月 26 日 设计的硬件调试 6 2012 年 12 月 27 日至 2012 年 12 月 28 日 实验室检查设计成果 现场演示硬件实物 提交设计说明书及答辩 指导教师签名 指导教师签名 年年 月月 日日 系主任 或责任教师 签名 系主任 或责任教师 签名 年年 月月 日日 武汉理工大学 EDA 课程设计 II 目 录 摘要摘要 I ABSTRACTABSTRACT II 1 1 绪论绪论 1 1 2 2 设计思路设计思路 2 2 1 状态机简介 2 2 2 Moore 型状态机 2 2 3 Mealy 型状态机 2 2 4 设计方案 2 3 3 各个设计模块各个设计模块 4 3 1 分频模块 4 3 2 状态机实现序列发生器 5 3 2 1 序列发生器的实现 6 3 2 2 序列发生器的波形仿真 8 3 3 总体的电路 10 3 4 引脚锁定及硬件实现结果 10 4 4 心得体会心得体会 12 参考文献 参考文献 13 附录附录 1414 武汉理工大学 EDA 课程设计 I 摘要 EDA 技术是近几年迅速发展起来的计算机软件 硬件和微电子交叉的现代电子设计 学科 EDA 技术就是以计算机为工具 设计者在 EDA 软件平台上 用硬件描述语言 HDL 完 成设计文件 然后由计算机自动地完成逻辑编译 化简 分割 综合 优化 布局 布 线和仿真 直至对于特定目标芯片的适配编译 逻辑映射和编程下载等工作 本设计借 助可编程逻辑器件 运用 VHDL 语言编程 利用数控分频器 数码管制成了序列发生器 关键词 EDA 可编程逻辑器件 VHDL 数控分频器 武汉理工大学 EDA 课程设计 II ABSTRACT EDA technology is developing rapidly in recent years computer software hardware and electronic design of modern microelectronic cross disciplinary EDA technology is the computer as a tool designer in EDA software platform complete with hardware description language HDL design files and then Done automatically by a computer logic compilation reduction segmentation synthesis optimization placement routing and simulation until the adapter chip for the specific target compilation mapping and programming logic to download and so on With this design programmable logic devices the use of VHDL language programming the use of numerical divider digital control has become sequencer Keywords EDA programmable logic device VHDL NC divider 武汉理工大学 EDA 课程设计 1 1 绪论 人类社会已进入到高度发达的信息化社会 信息社会的发展离不开电子产品的进步 现代电子产品在性能提高 复杂度增大的同时 价格却一直呈下降趋势 而且产品更新 换代的步伐 也越来越快 实现这种进步的主要原因就是生产制造技术和电子设计技术的 发展 前者以微细加工 技术为代表 目前已进展到深亚微米阶段 可以在几平方厘米的 芯片上集成数千万个晶体管 后者 的核心就是 EDA 技术 EDA 是指以计算机为工作平台 融合了应用电子技术 计算机技术 智能化 技术最新成果而研制成的电子 CAD 通用软件 包 主要能辅助进行三方面的设计工作 IC 设计 电子 电路设计以及 PCB 设计 没有 EDA 技术的支持 想要完成上述超大规模集成电路的设计制造是不可 想象的 反过来 生产制造技术的不断进步又必将对 EDA 技术提出新的要求 VHDL 是常用的 HDL 它的英文全名是 VHSIC Very High Speed Integrated Circuit Handware Description Language 高速集成电路硬件描述语言 VHDL 语言具有很强的电路描述和建模能力 能简化硬件设计任务 提高设计的效率和可靠性 2 Quartus II 是 Altera 提供的 FPGA Field Programmable Gate Array 现场可 编程门阵列 和 CPLD Complex programmable Logic Device 复杂可编程逻辑器件 的开发集成环境 Altera 是世界最大可编程逻辑器件供应商之一 3 Altera 的 Quartus II 提供了完整的多平台设计环境 能满足各种特定设计的需要 也是单芯片可编程系统 SOPC 设计的综合性环境和 SOPC 开发的基本设计工具 并为 Altera DSP 开发包进行 系统模型设计提供了集成综合环境 4 武汉理工大学 EDA 课程设计 2 2 设计思路 本课程设计的要求是 设计一个巴克码发生器 用以产生输出序列 01110010 并且使 用 VHDL 语言编程 在试验箱上实现 巴克码发生器最常见的是用状态机程序编写的 由状态机程序进而写出序列发生器 最 终在硬件上实现 2 1 状态机简介 状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种 机制或过程 任何时序电路都可以表示为有限状态机 有限状态机是实现高可靠逻辑控 制的重要途径 是大型数字系统设计中的重要组成部分 尤其是进行复杂的时序逻辑电 路的实现 2 2 Moore 型状态机 从输出时序上看 Moore 型状态机属于同步输出状态机 它的输出仅为当前状态的函 数 这类状态机的输入发生变化时还必须等待时钟的到来 时钟使状态发生变化时才导 致输出变化 2 3 Mealy 型状态机 与 Moore 型状态机不同 Mealy 型状态机输出状态不仅与当前状态有关 而且与输入 信号有关 因此输入信号可以直接影响输出信号 不依赖与时钟的同步 属于异步时序 的概念 2 4 设计方案 由题目的要求设计巴克码发生器 通过编程产生高低电平 即我们所需的信号序列 对产生的序列我选择用实验箱上的发光二级管来显示 但是如果用实验箱上所有八个发 光二极管来显示 8 位的高低信号在编程时比较复杂 且观察时不易分辨各个信号 于是 便考虑用一个灯循环显示整个序列 由于连续出现多个高平信号 1 时 视觉不好区分 武汉理工大学 EDA 课程设计 3 所以我又选择了秒脉冲信号来启动一个发光二极管用来对产生的序列信号进行对比 由于实验箱上提供的信号频率是 20MHZ 为了完成实验要求必须对信号分频使得显示 正常 也就是说在设计中要有分频模块 用以产生秒脉冲 最后把各个模块连接起来可以用元件例化的方法 也可以用原理图连接生成总的顶 层文件 从而达到设计的目的 实现序列发生器的设计 表一 序列发生器控制表 状态S0S1S2S3 qout 0 1 1 1 状态S4S5S6S7 qout 0 0 1 0 复位信号 clr 当 clr 0 时 使输出始终为 s0 0 也就是输出显示的灯一定是常暗 当 clr 1 时 不影响程序运行 正常输出序列 灯有亮暗之分 从灯的输出情况可以看 出序列的正确性 011 0 S0 S1 S2 S4 S5 S6 S7 0 1 0 1 图 5 1 状态图 武汉理工大学 EDA 课程设计 4 3 各个设计模块 3 1 分频模块 由于实验箱的频率太大 为 20MHz 为了使实验显示能正确显示 必须对其进行分频 得到秒脉冲 即将用于显示的频率分成 1HZ 所以在序列发生器中的频率我用 1HZ 的频率 在设计分频模块时 先通过编写程序并调试正确 然后根据 4 1 中的步骤进行模块的生 成和进行波形的仿真 其图如 4 5 4 6 在图 4 6 中由于输入的信号 20MHZ 而输出的信 号是 1HZ 数量级相差太大 仿真现象无法观察 现象不明显 在图中仿真波形实现不了 但在之后的实验中证实所分频率为 1Hz 实现过程 由于实验板提供的是 20Mhz 所以每 10Mhz cr 10000000 输出的电平 高低变化一次 即输出 cl 取反 进而产生秒脉冲 通过 if cr 10000000 then cr 0 cl not cl else cr cr 1 end if 语句可实现上述功能 图 6 1 元件编程结果 武汉理工大学 EDA 课程设计 5 图6 2 分频器 3 2 状态机实现序列发生器 关于状态机的一个极度确切的描述是它是一个有向图形 由一组节点和一组相应的 转移函数组成 状态机通过响应一系列事件而 运行 每个事件都在属于 当前 节 点的转移函数的控制范围内 其中函数的范围是节点的一个子集 函数返回 下一个 也许是同一个 节点 这些节点中至少有一个必须是终态 当到达终态 状态机停止 包含一组状态集 states 一个起始状态 start state 一组输入符号集 alphabet 一个映射输入符号和当前状态到下一状态的转换函数 transition function 的计算模型 当输入符号串 模型随即进入起始状态 它要改变到新的状态 依赖于转换函数 在有限状态机中 会有有许多变量 在本例中会有 8 个变量 状态机的每一个状态在实际电路中是一组触发器的当前二进制数位的组合来表示 但设计者在状态机的设计中 为了更利于阅读 编译和 VHDL 综合器的优化 往往将表征 每一状态的二进制数组用文字符号来代表 即所谓状态符号化 武汉理工大学 EDA 课程设计 6 3 2 1 序列发生器的实现 本例中要输出 8 个高低电平 所以用到 8 个变量 如下程序语句 首先通过 type state value is s0 s1 s2 s3 s4 s5 s6 s7 signal stste state value 来自定义状态机类型 本例中 信号 stste 的数据类型被定义为 state value 它的取值范围是可枚 举的 即从 s0 一直到 s7 共八种 而这些状态代表 8 组的一位二进制 以此代表八个高 低电平信号 语句 if clr 0 then stste s0 number number 1 stste number 1 stste number 1 stste number 0 stste number 0 stste number 1 stste number 0 stste number 0 stste stste s0 number 10000000 then cr 0 cl not cl else cr cr 1 end if end if cc cl end process end 2 状态机实现序列发生器 library ieee use ieee std logic 1164 all use ieee std logic arith all use ieee std logic unsigned all entity xulie is port clk clr in std logic qout out std logic end architecture bhv of xulie is signal number std logic type state value is s0 s1 s2 s3 s4 s5 s6 s7 signal stste state value begin 武汉理工大学 EDA 课程设计 15 process clk clr begin if clr 0 then stste s0 number number 1 stste number 1 stste number 1 stste number 0 stste number 0 stste number 1 stste number 0 stste number 0 stste stste s0 number 1 end case end if end process qout number end 3 顶层文件 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity dcwj is port cl