基于DDR2控制器的主从结构DLL的研究与设计.doc

基于DDR2控制器的主从结构DLL的研究与设计 谢凤英 陈圣兵摘要:提出了一种适用于DDR2控制器的主从结构的DLL的研究与设计,在不同的工艺、电压和温度(PVT)条件下,DLL所产生的时钟保证DDR2在读数据时,数据经过传输线传输后能被正确的采样;写数据时,DLL产生的时钟能精准地控制倍率转化。模拟仿真结果表明在0.13m CMOS工艺下,该结构具有良好的性能特性,满足设计要求。该结构同样可用于其它需要固定延迟的电路。 关键词:DDR2;倍率转换;主从延迟锁定环; A Master-slave Delay- locked Loop Structure for DDR2 Controller XIE Feng-ying1, CHEN Sheng-bing2 (1.CETC No.38 Research Institute, Hefei 230031,China; 2.Key Lab of IC&SP, Ministry of Education, Anhui University, Hefei 230039, China) Abstract: Master-slave delay locked loop structure for DDR2 SDRAM s controller is presented. The data from DDR SDRAM can be correctly sampled after the transmission in PCB in different process, voltage and temperature(PVT). The accurate clocks supplied by MDLL sample the data from single data rate to double data rate when writing data to SDRAM. The structure is successfully verified by using 0.13 m CMOS technology in Virtuoso Spectre simulation. This structure can also be used in other circuits where fixed delays are needed. Key words: DDR2; data rate conversion; master-slave DLL 1引言 DDR2的控制器设计是IC设计的重点和难点,而控制器的时钟控制更是控制器设计的核心。本文针对DDR2控制器的时钟产生提出一种复合结构的DLL作为DDR2 控制器的时钟产生器,控制读写数据时的相移和倍频。 DDR2由于充分利用了时钟的正负边沿而具有高效的双数据率传输结构。这样在芯片的接收端存在一个倍率转化的问题。主锁定环MDLL产生基于参考时钟的4个固定相移的时钟:clk_0、clk_90、clk_180、clk_270。这4个时钟为写数据时的数据信道和命令信道提供了倍率转化所需的控制时钟。在读数据时,以clk_0作参考,主从锁定环M DLL对由SDRAM送出的采样时钟DQS进行90度相移,得到一个新的时钟DQS90,因DQS90处于数据DQ的中央,从而得到最佳的建立时间和维持时间,保证了在时钟DQS90下DQ的正确采样。 下面分析从DDR2的读写过程,提出DD2读写数据所需时钟的要求和特性?,然后针对该要求引入主从锁定环的设计。 2DDR2 SDRAM 的读写时序 DDR2写数据的主要时序如图1(a)所示,其中,do1:0为用户端写入数据,经clk_0采样后,在clk_0的下一个时钟,数据do0被clk_0上升沿采样送出到IO端口,数据do1被半个周期后的clk_180的上升沿采样送出到同一IO端口,这样就完成了单数据率到双数据率的转换问题。对于命令通道,其倍率转化和数据是一样的,只是倍率转化利用的时钟是clk_90、clk_270。所以,在写数据时,就要有精确相移4个时钟:clk_0、clk_90、clk_180、clk_270。 图1(b)为DDR2读数据时的主要时序。读数据时存储器送出数据DQ 的同时送出数据同步时钟信号DQS、DQS_B, 它们与数据DQ是边缘对齐,为了保证在不同的条件下时钟DQS能采到正确的数据DQ,需要把DQS、DQS_B延迟90度相位产生新的时钟DQS90、DQS90_B,这样保证了时钟信号DQS90、DQS90_B正好处于DQ的中央,即为中央对齐。DQ被DQS90、DQS90_B正确采样后被送到一个时钟转换域FIFO里,然后被控制器的主时钟rclk读出,同时完成了双数据率到单数据率的转换。所以,读数据时需要一电路对DQS、DQS_B进行90度固定相移。3延迟锁定环DLL电路 结构和工作原理 3.1 主锁定环(master DLL)电路图 主锁定环MDLL 电路模块结构图如图2 所示。 这个电路模块包括一对延迟可调的缓冲器, 鉴相器( PD) , 电荷泵(CP) , 低通滤波( LPF) ,偏置电压产生电路,和压控延时线(VCDL) 。输入时钟信号(REFCLK) 经过可控延时线后,输出 5个时钟:clk_0、clk_90、clk_180、clk_270和clk_360,每个时钟都相对于前一个时钟延时90度相位。其中clk_0是ref-clk经过一个缓冲器直接得到。Clk_0和延迟了一个时钟周期的clk_360被送入到鉴相器中, 检测出相位差。鉴相器的输出信号(Speed-up 和Slow-down) 经过电荷泵和低通滤波器综合后产生一个控制电压(VC)。控制电压(VC)再通过一个偏置电压产生电路产生了控制PMOS管的偏置电压VBP和控制NMOS管的偏置电压VBN。VBP和VBN通过控制压控延时线(VCDL)从而改变输入时钟信号的延时, 直到输入时钟信号和输出时钟信号的相位差为零。MDLL输出的信号clk_0、clk_90、clk_180、clk_270依次相移90度,完全匹配DDR2写数据时要求,用于数据信道和命令信道倍频的时钟控制。 3.2 主从锁定环MSDLL(master-slave DLL)电路 主从锁定环MSDLL电路包括一个MDLL、前端控制电路和从属延迟线(slave delay line)组成,其前端控制电路结构与MDLL一致,从属延迟线由完全一样的三组电路构成,每个延迟线的长度是MDLL的1/4。电路模块结构图如图3 所示。MSDLL的控制电路结构和工作原理与MDLL相同。其中延迟线1和延迟线2的输入为一对差分时钟信号DQS和DQSB。延迟线0的输入时钟是MDLL产生的时钟信号clk_0。MDLL的输出clk_0经过从属延迟线(slave delay line),经过90度相移后输入到鉴相器与clk_90作比较,检测出相位差。鉴相器的输出信号在经过一系列控制电路转化成偏置电压VBP、VBN输入到三条从属延迟线,VBP、VBN控制并改变输入时钟信号clk_0的延时, 直到延迟线0的输出和鉴相器的输入clk_90的相位差为零,此时相位被锁定。clk_0被从属延迟线延迟90度相位。因为完全相同的三条从属延迟线在同一对偏置电压下,所以DQS和DQSB也相应地被延时90度相位,从而产生了新的时钟信号DQS_90、DQSB_90。DQS_90、DQSB_90为DDR2读数据提供正确的时钟。3.3 主要特点和性能优势主延迟锁定环MDLL的延迟线VCDL锁定的是一个时钟周期，这样的结构和工作原理使得锁定环更容易启动和相位锁定，并避免错误的锁定。因为只有一个时钟周期的延迟锁定，延迟线也相对较短，短的延迟线能够有效的减少功耗，更少的抖动，和更少的面积。而主从结构的