32位微机原理与接口技术实验系统-CPLD电路设计与制作论文

江苏大学本科学位论文 -1- “ 32 位微机原理与接口技术”实验系统 CPLD 电路设计与制作 学院： 计算机科学与通信工程 班级： 通信 002 学号： 学生姓名： 指导老师： 2004 年 6 月 9 日 江苏大学本科学位论文 -1- 摘 要 “微机原理与接口技术”是 一门实践性 较 强的课程 ，要学好该课程 必须 与配套的教学实验相结合，这样才能巩固和加强对书本知识的认识和理解。目前， 32 位微机原理与接口技术配套的实验系统功能不强，与微机的快速发展不配套。因此，急需研制开发一套操作简便、功能齐全、结构简单的“ 32 位微机原理与接口技术 ”实验系统。本文首先对 CPLD 进行研究与分析，在此基础上将原有的中小规模器件集成到 CPLD中，达到了简化电路，减小成本的目的。经过研制开发，已经成功应用于 ISA 总线的接口电路中。 关键词： 芯片解密 , ADD-ON总线 ,逻辑电路设计，时序分析 江苏大学本科学位论文 -2- ABSTRACT “Microcomputer principle and interface technology” is a course which needs practices.to learn the course well,it must integrate with the experiment going with the course.In this way,it can strengthen the understanding of the knowledge in book.Presently,the function of the experiment system going with the32-bit microcomputer principle and interface technology is not strong enough,and not fits the fast development of the microcomputer.So ,it is necessary to develop a experiment system which provides easy operation,full functions and brief structure for the 32-bit microcomputer principle and interface technology.Firstly ,the paper analyze the CPLD.Then ,it integrate the mid-mini scale circuit into the CPLD.Thereby,it predigests the circuit and reduces the cost.through the design ,it has already been successfully applied in the interface circuit of ISA bus. KEY WORDS: Chip-Decoding,ADD-ON-bus,Logic-Circuit Designing Scheduling Analysis 江苏大学本科学位论文 -3- 目 录 第一章 绪论 1 1.1 背景 .1 1.1.1 微机系统结构的发展变化 1 1.1.2 基于 PCI/XT 总线的微机结构 .2 1.1.3 基于 PC AT/ISA 总线的微机 结构 2 1.1.4 基于南北桥结构 /中心结构的微机系统 .2 1.2 开发 32位微机实验系统的目的 3 1.2.1 基本接口原理及常用接口芯片 . .3 1.2.2 PCI 总线的应用与扩展 .4 1.3 论文的内容结构 .4 第二章 32位微机实验系统的研究 .5 2.1 32微机实验系 统的功能 .5 2.2 32微机实验系统的结构 .5 2.2.1 实验箱单元结构及其功能 .5 2.2.2 PCI 总线扩展卡单元结构及其功能 .7 2.3 32 位微机实验系统的三种总线 .7 2.3.1 PCI 总线接口信号概述 .7 2.3.2 ADD-ON总线接口 信号概述 .9 2.3.3 ISA 部分仿真信号概述 .11 第三章 AMCC S5933芯片的应用 13 3.1 PCI 配置空间和基地址寄存器的使用 13 3.2 AMCC S5933 总线控制器 .14 3. 3 AMCC S5933 各接口描述 .15 第四章 ATF1504 芯 片的研究 . 19 4.1 ATF1504 芯片的接口和功能研究 . . .19 4.1.1 芯片概述 19 江苏大学本科学位论文 -4- 4.1.2 ATF1504 各功能模块的描述 19 4.2 ATF1504 逻辑块的分析及引脚分布 .21 第五章 ATF1504 芯片的解密与电路逻辑编程实现 . 23 5.1 ATF1504 解密的前期准备工作 .23 5.2 Pass-Thru 区域访问的深入研究 .25 5.3 ATF1504 输入输出引脚的类型鉴定 .27 5.4 使用 MAX+PLUS II 软件和 VHDL 语言编程实现 电路逻辑 .29 5.5 VHDL源程序 .29 第六章 结论与展望 34 6.1 结论 .34 6.2 下一步的工作 .34 参考文献 .35 致 谢 .36 附 录 .37 江苏大学本科学位论文 -1- 第一章 绪 论 1.1 背 景 科学技术的发展 ,将微机的应用带入各个领域 ,于是掌握微机系 统知识及微机接口技术就显得尤为重要。纵观微机的发展 ,无论是微处理器、微机接口还是微机操作平台 ,都发生了巨大的变化。 PC 微机的发展过程中 ,无论是微处理器还是微机的系统机构始终都保持着向上兼容性。从 1PC/XT总线结构开始 ,系统总线不断升级 ,相继出现了 ISA总线、EISA 总线、 MCA(微通道结构 )总线、 VESA 局部总线、 PCI 局部总线和 AGP 接口 ,微机的整体处理速度和可靠性得到了提高的。本节将简要介绍微机发展中几种主要的微机系统结构。但我们设计的这套系统使用了 ADD ON 总线来实现PCI 总线的转换， 其中使用了 AMCC S5933 的总线控制芯片。本章首先对微机的发展变化及微机系统结构变化作一简要介绍。 1.1.1 微机系统结构的发展变化 微机的发展变化主要体现在两个方面 :第一方面属于微处理器的发展变化 ,第二方面属于微机体系结构及微机操作平台的发展变化。微处理器作为微机中的核心部件 ,从早期的 8088,发展到 16 位的 8086,32 位的 80386,及奔腾系列 ,已经历了6 代的变化 (现在 INTEL 公司还推出了 64 位的 Itanium)。从 80386 开始的 32 位80X86系列 CPU提出了实模式、保护模式及虚拟 86模 式三种工作模式的概念 :在实模式下 ,CPU 相当于一个可以进行 32 位处理的快速 8086； 在保护模式下 ,CPU的工作原理和机制与 16 位处理器的工作原理及机制产生了本质的不同 :它采用了新的应用数据结构、虚拟存储管理方案、新的中断 /异常处理机制并从硬件上支持了多任务 ,目前微机主流操作系统 (如 Windows 9x)都是基于 CPU 的保护模式来工作的。而虚拟 86 模式 ,是保护模式下一个可以仿真 8086 的任务。我们现在做的这个系统：使用 ISA 总线的低级接口部分是实模式下的 ；使用 ADD ON 总线的高级接口部分是保护模式下的。在 微处理器发展的同时 ,微机体系机构也从早期 CPU 总线直接与外设相连发展到现在采用的多级总线结构 ,PC 微机的外围总线也由低速总线发展到以 PCI 总线为主的高速总线 ,于是外围高速设备得到越来越广泛的使用 ,社会对接口应用开发人员掌握的软硬件知识及具备的软硬件开发能力提出了更高的要求。而微机操作平台方面 ,Windows 9x操作系统已经成为 PC微机操作系统的主流 ,由于 Windows 是基于 CPU 保护模式工作的 ,它与在 16 位操作系统时代的 DOS、 Windows 3.1 有所不同。如 ,在以往的操作系统上 ,用户程序可以通过直接 调用 BIOS或者 DOS功能调用实现对硬件的访问操作。而 32位操作系统 Windows9x,在 CPU保护模式的支持下 ,对系统核心程序及系统硬件操作采取了屏蔽的策略 ,若要实现对硬件中断、 DMA、 I/O 或者是绝对存储访问 ,都必须通江苏大学本科学位论文 -2- 过设备驱动程序。这使得系统变得更安全 ,也使得在 Windows 上从事核心软件开发及硬件控制对一般程序员变得非常困难。而我们现在做的这个系统不仅有基本的对于硬件系统的操作和访问（如调用 BIOS 功能），也有通过扩展硬件设备来模拟实模式下的对基本硬件设备的访问（如实现对硬件中断、 DMA、 I/O 和存 储器的访问）。 1.1.2 基于 PCI/XT 总线的微机结构 在采用 8088作为处理器的第一代通用微型计算机中 ,系统中的所有其他部件直接与处理器相连 ,处理器作为系统核心 ,通过 PC 总线对系统中的其他部件进行控制及数据交换。这种 PC 总线称为 XT 总线 2,它采用了 8 位数据总线和 20 位地址总线 ,以 CPU时钟作为总线时钟 ,可支持 4通道 DMA和 8级硬件中断。 1.1.3 基于 PC AT/ISA 总线的微机结构 1984年 IBM公司公布了 PC/AT系统总线结构 ,系统中采用了 80286 微处理器和 80287 协处理器。 PC/AT 支持与 PC/XT 兼容的结构 ,且性能比 PC/XT 增强了许多。后来 Intel公司联合其他几家微处理器生产厂家推出了一个公开的总线标准称为 ISA总线规范 ,它支持了 24为地址线、 16位数据线、 15级硬件中断和 7个 DMA通道。其结构示意如图 1-2-2示。其中 PC AT/ISA核心逻辑芯片组中可以实现 7个 DMA通道、 15级中断、时间 /计数器、总线缓冲器、扩展总线控制等。 1.1.4 基于南北桥结构 /中心结构的微机系统 随着微处理器和操作系统的变化 ,用户对微机处理的高速性提出新的要求 ,为了提高处理器与各部件 及部件与部件间传输信息的整体效率 ,微机系统中采用了十分明确的总线分级结构 ,即 CPU总线、局部总线 (PCI总线 3)、系统总线结构。连接各级总线的是一些高集成度的多功能桥路芯片 ,它们可以起到信号速度、电平转换和控制协议转换的作用。按照芯片组功能和连接方法的划分 ,该结构可以分成南北桥结构和中心结构。 在南北桥结构中 ,各级总线主要通过两片桥芯片进行连接。一片称作北桥的用于连接 CPU总线和 PCI总线 ,另一片称作南桥 ,用于连接 PCI总线和系统总线。常用的芯片组有 Intel 公司的 440 系列 ,如 440BX,其南桥芯片 为 82371EB,集成了 PCI-ISA连接器、 IDE控制器、 USB控制器、 2个增强型 DMA控制器、 2个 8259中断控制器、 8253/8254 定时时数器、电源管理逻辑和可选的 I/O APIC 等。这种总线结构可以使高速外围设备通过 PCI 插槽直接与 PCI 相连 ,适应当前高速外设与微处理器连接的需求。 在中心机构的微机中 ,芯片组由 3 个芯片组成 :存储控制中心 MCH、 I/O 控制中心 ICH 和固件中心 FWH。 MCH 用于提供高速 AGP 接口、动态显示管理、电源管理和内存管理功能。 ICH 提供了音频编码和调制解调器编码接口、 IDE 控制器、江苏大学本科学位论文 -3- USB接口、局域网络接口 ,并与 PCI总线及其插槽连接在一起。 ICH还和 SuperI/O控制器相连 ,而 SuperI/O 主要为系统中的慢速设备如串口、并口、键盘、鼠标等 ,提供与系统通信的数据交换接口。固件中心包含了主板 BIOS.显示 BIOS和可用于数字加密、安全认证等领域的硬件随机数产生器。 1.2 开发 32 位微机实验系统的目的 随着微机在各个领域，特别是计算机在与外部设备的通信中的广泛使用，微机接口技术便成为了非常重要的课题之一。通过设计各种接口，就可以实现 CPU与外部扩展存储器， I/O设备 ，控制，测量，通信等设备的信息交互，学习微机接口技术对微机在这些工业领域中的广泛运用便显得尤为重要。与之相适应的高校的微机接口教学实验对于能给学生提供良好实验功能的实验设备的需求变的日益迫切。为此我们开发了这套实验系统，以满足高校进行教学实验的要求。 1.2.1 基本接口原理及常用接口芯片 针对 PC 微机的结构，我们将系统设计为低级接口部分和高级接口部分。低级接口围绕 8253/8254 定时 /计数控制器、 8259 中断控制器、 DMA 直接存储器访问控制器 ,8250/16550 串行接口芯片、 8255 并行接口芯片等芯 片的编程和操作；高级接口 主要围绕着 PCI 总线技术及其应用 ,包括硬件接口设计和软件设计，其中使用 AMCCS5933 来实现总线转换。 随着芯片制作工艺的飞速发展，芯片组已经高度集成化。低速的外围设备需要通过桥芯片或专用控制器才能连接到更高一级的速度的总线上，而 8254定时 /计数器、 8259 控制器、 DMA控制器等控制芯片也都已经集成到桥芯片当中 ,而且这种硬件连接都已经固定 ,大部分硬件资源被系统分配给特定应用 ,操作系统本身还要对硬件进行直接的管理。而一些常用的芯片例如 A/D D/A 转换、存储器等微机内并没有提供接口 , 更没有办法进行实验。这对我们的教学和实验无疑带来了很大的局限。 为了解决基于 PC 微机进行实验教学带来的各种局限和不便 ,利用总线扩展的方法将微机内部部分硬件资源引出 ,并通过一定的控制逻辑提供可以在 PC 机外部连接使用常用接口芯片的信号 ,让学生实践接口连接和芯片编程 ,就是一种可行的方法。这也是我们现在所采用的方式。由于 ISA总线已经被淘汰 ,PC微机提供的总线接口主要是 PCI扩展插槽 ,所以需要从 PCI总线扩展出仿真 ISA接口 ,提供部分仿真 ISA 总线信号 ,将各种常用接口芯片及典型应用挂接在该接口上。但由于 PCI 总线支持了总线主控方式、其中断功能也区别于 ISA,在 PCI 总线上不推荐使用 8237DMA 控制器和 8259中断控制器。有关 8237 DMA控制器和 8259中断控制器的学习 ,只能基于 PC微机本身实现一些特定操作。 综上所述 ,32 位微机接口技术的基本教学可以从两个方面来实现 ,一方面是以 PC 微机为平台 ,操作 PC 微机内部资源 ,包括对系统 8259、 8237、键盘、鼠标江苏大学本科学位论文 -4- 等的操作应用。另一方面是以 PC微机为平台 ,通过 PCI总线扩展出低速总线接口信号 ,挂接一些常用接口芯片及典型应用 ,学习其基本编程与应用 ,包括 8254、8255、 8250/16550、 A/D、 D/A和微机控制应用等。 1.2.2 PCI 总线的应用与扩展 PCI 总线的原理是为了改善 PC 数据输入 /输出的瓶颈问题 ,从而提高系统运行的速度和扩展能力、 PCI 总线将 I/O 总线上的高速外围设备移出 ,并将这些设备放置到一个离系统总线更近的地方 ,使得这些外围设备可以和处理器以更快的速度交换数据。随着 PCI 线的广泛应用 ,学习基于 PCI 总线接口的应用开发变得越来越重要。由于 PCI 总线规范十分复杂 ,直接针对 PCI 接口进行开发设计具有较大的难度。目前广泛采用的基于 PCI总线的开 发有两种 ；一种是使用 PLD器件 ,另一种是使用 PCI 总线的控制芯片 ,如 AMCC 的 559333,PLX 的 PC19054 等。直接使用 PLD 器件 ,开发难度大 ,费时费力 ,不适用于教学 ,而总线控制芯片完成了PCI协议的转换 ,为用户提供了一个简化的 PCI总线 ,只需要学习控制芯片提供的简化的规范就可以完成 PCI 总线应用的开发设计 ,是一种简便快捷的方法。由于现代接口逻辑设计追求高集成度、低功耗等特性 ,将多种功能集成到一个芯片中 ,在学习外设与控制芯片连接部分可以使用 CPLD器件如 Lattice的 ispLSI系列 ,可以大大 提高实验的效率和准确性。 1.3 论文的内容结构 本篇论文分为四章，第一章是绪论，主要讲述了微机系统结构的变化以及各种总线的演变，开发实验系统的目的。第二章主要是对实验系统各个单元模块的分析，在此基础上画出原理图以及 PCB图，并由此最终制作出实用电路板。在这章中对 PCI总线， ADD ON总线以及仿真的 ISA信号做了具体的描述，这几种总线结构都将在系统中使用到。第三章对 AMCC S5933 和 ATF1504 芯片做了研究和描述，这一章是很重要的。 AMCC S5933 是总线控制芯片，借助于它我们实现了PCI总线转换 到 ADD ON总线，而利用可编程的 ATF1504芯片，将一部分电路逻辑写入 ATF1504并加密，实现了技术保密，而现在的工作是把加密的电路逻辑重新描述出来。要做好这个工作就必须详细了解这两种芯片的结构和功能。第四章是论文的主要部分，它将掌握的所有资料进行综合分析，得出大体的逻辑描述。我使用 VHDL语言将逻辑功能实现，并在 MAX PLUS II环境下编写源程序，编译，分配引脚，并进行仿真，最后通过编程器下载到 ATF1504进行调试。本文最后有VHDL源程序和附录。 江苏大学本科学位论文 -5- 第二章 32 位微机实验系统的结构分析与 研究 系统为 32 位微机原理和微机接口技术应用分别提供了实验于台。 32 位微机原理部分实验平台由一组支持在 80386、奔腾及其以上 PC 微机上的编程及调试工具组成。微机接口应用部分 ,系统提供了硬件实验平台 ,并将实验分为基本接口和高级接口应用两部分。对于基本接口应用学习，系统经 PCI总线扩展卡及转接逻辑为用户提供了一个仿真 ISA 接口 ,用户可以基于该接口学习常用接口芯片的编程及应用 ； 对高级按口部分的学习 ,实验系统提供了全开放的简化 PCI 总线接口 -ADD-ON总线接口及 CPLD实验单元 ,使用户可以直接对 PCI总线完 成特定应用需要的接口设计，和 PCI总线应用扩展实例。 32微机实验系统使用了三种总线：PCI BUS（见附录 1）， ADD ON BUS（见附录 3）以及 ISA BUS的部分信号。通过AMCC S5933实现 PCI 到 ADD ON的转换并通过逻辑组合提供 ISA的部分信号。 2.1 32 微机实验系统的功能 1. 完善的基本微机接口技术实验教学平台 系统以 PC 微机为主机 ,通过 PCI 总线扩展卡将 PCI 总线信号经扩展卡上的PCI 总线控制芯片进行转换 ,转换成 ADD-ON 总线信号引入接口实验平台 ,再经过逻辑转换而形成仿真 ISA总线接口 ,供作基本接口实验使用。在接口实验单元中 ,系统提供了各种常用外围接口及其控制应用部件 ,如定时 /计数器 8254、并口 8255、串口 16550、静态存贮器 6264、闪存 29256、 AD574、 DA0832、键盘输入及 LED显示、二进制开关输入及发光管显示、电机及温度控制单元电路。 2. 可支持 PCI总线扩展开发的高级接口技术实验平台 系统以 PC 微机为主机 ,通过 PCI总线扩展卡将 PCI总线信号经扩展卡上的 PCI总线控制芯片进行转换 ,转换成 ADD-ON总线信号引入接口实验平台 ,并提供 CPLD应用开发单元 ,使用户可以进行各种硬件接口逻辑的设计 ,由此进行 PCI 总线扩展应用实验及 PCI 总线的扩展应用开发。 3. 系统提供了 FLASH闪存 ,体现先进存贮技术。 2.2 32 微机实验系统的单元结构 2.2.1 实验箱单元结构及其功能 1. ADD-ON总线单元 (ADD-ON BUS UNIT) 提供所有的 ADD-ON总线信号。以供进行高级接口实验所需。 2. 仿真 ISA接口单元 (SIMULATION ISA INTERFACE) 该单元提供的仿真 ISA接口信号，用于进行低级接口实验 。 3. 8254定时 /计数器实验单元（ 8254 UNIT） 主要芯片： 8254 定时 /计数芯片 江苏大学本科学位论文 -6- 主要实验： 1. 计数应用实验 2.定时应用实验 3.电子发声装置 4. 8255并行接口实验单元（ 8255 UNIT） 主要芯片： 8255 并行口芯片 主要实验： 1. 基本输入输出实验 2.流水灯显示实验 3.键盘及显示实验 5. 16550串行接口实验单元（ 16550 UNIT） 主要芯片： 一片 16550串口芯片，并配有标准 RS232C串行通信接口 主要实验： 1.串行通信基础实验 2.串口自发自收应用实验 3.与 PC串口通信应用实验 4.串口双机通信应用实验 6. 574 A/D转换实验单元（ ADC UNIT） 主要芯片： ADC574 芯片及其电位器电路 主要实验： A/D 转换实验 7. 0832 D/A转换实验单元（ DAC UNIT） 主要芯片： DAC0836 芯片和 LM324芯片 主要实验： D/A 转换实验 8. 键盘及 LED 显示实验单元电路（ LED KEYBOARD UNIT） 主要构成： 由 4个共阴数码块、 2行 4列键盘和 LED 驱动器电路构成 主要实验 ： PCI 中断应用实验 9. 静态存储单元（ SRAM UNIT） 主要芯片： SRAM6264 芯片 主要实验： 静态存储器扩展实验 10. FLASH ROM 存储单元（ FLASH ROM UNIT） 主要芯片： FLASH ROM 29C256 主要实验： FLASH ROM 扩展实验 11. 电子发声实验单元（ SPEAK UNIT） 主要构成： 由一只蜂鸣器和驱动电路构成 12. 电机控制实验单元（ MOTOR UNIT） 主要构成： 由 ULN2803电机接口芯片、一台四相八拍步进电机、一台 DC12V直流电机及霍尔测速电路构成。 主要实验： 1. 步进电机实验 2.计算机综合控制应用实验 13. 微型温度控制单元 主要构成：由 7810芯片产生 10V的稳定电压和一个 51欧的电阻构成 回路。 14. CPLD单元 (PLD UNIT) 主要芯片： LATTICE ispLSI1032 江苏大学本科学位论文 -7- 主要实验： 1. 访问 S5933操作寄存器实验 2.邮箱应用实验 3.访问PASS-THRU区域实验 4.用 FIFO实现总线 DMA 实验 15 CPLD下载单元 (PC DRIVER) 主要构 成： 此单元位于实验极左部 ,芯片编程时 ,用专用电缆将 PC 机并口连至 PC-PORT 排针 ,而将 E-PLD 排针连至 PLD UNIT 单元的 EPLD单元相应排针即可。 16 开关及发光二极管显示灯单元 (SW-LED UNIT) 主要构成： 由十六组拨动开关及显示灯 ,用来指示逻辑电平。注意 :当显示灯亮时表示逻辑低电平 ,灭时表示逻辑高电平。 17 单脉冲触发单元 (KK UNIT) 主要构成： 包括两个单脉冲触发器 ,由 74LS00芯片和微动开关等构成两路 R-S触发器。单脉冲输出分上跳和下跳 ,分别以“”和“ -“ 表 示 ,其输出 KKI和 KK2是未经过消抖电路的输出端。 18 信号源单元 (SIGNAL UNIT) 19 转接母线 主要构成： 此单元由 10组排针引线 ,圆孔单股导线插座组成 ,用于将排针形 式的电路引脚和单股导线形式的引脚相互转换。从而为各实验 单元的相互配合使用提供方便。 2.2.2 PCI 总线扩展卡单元结构及其功能 主要芯片及其结构： AMCC S5933芯片， 24C16芯片，系统芯片。 主要功能： 实现 PCI总线到 ADD ON总线的转换，并进行电 路初始化工作。 2.3 32位微机实验系统的三种总线 2.3.1 PCI 总线接口信号概述 1. 地址和数据信号线： AD31:0 t/s PCI 局部总线的地址 /数据线 .这些管脚位为地址数据所复用。每一个总线操作都包含了一个地址相位和一个或多个数据相位。当 FRAME#有效时 ,表示地址相位。当 IRDy#和 JDRY#同时有效时 ,表示数据相位。 C/BE3:0# t/s 总线命令和字节使能。复用信号线。在一个地址相位的总线操作之后 ,这些管脚产生 0总线命令。在一个数据相位之后 ,管脚被用来充当字节使能 ,说明数据线上 的那些字节有效。 PAR t/s 奇偶校验。是对 AD31:0和 C/BE0:3#进行校验的。在 地址相位后的一个周期内由控制者发出稳定的 PAR。在一个写 江苏大学本科学位论文 -8- 数据操作之后 ,紧跟着 IRDY#激活信号 ,总线控制发出一个 PAR信号。在一个读数据操作之后 ,紧跟着 JDRY#激活信号 ,从设备发出一个 PAR信号。信号延迟一个时钟周期。 2. 接口控制信号线： FRAME# s/t/s 帧周取信号 .该信号由当前总线控制 ,标识了一个总线 操作的开始和持续。一开始产生的信号表示了一次总线传 的 开始 ,而且有效的地址信号和对应的总线命令产生。在总线操 作的数据传输部分该信号的保持 ,当信号无效说明进入最后一个数据相位。 IRDY# s/t/s 主设备 Ready。该信号由总线控制者发出 ,表示总线控 制者可以完成当前的数据相位。对写操作 ,他表示 AD31:0上的数据有效。当 IRDY#和 TRDY#同时有效时 ,数据传输才能进行 ,否则进入等待状态。 TRDY# s/t/s 从设备 Ready。该信号由从设备发出 ,表示从设备可以 完成当前的数据相位。对读操作 ,他表示从设备在 AD31:0上提供了有效的数据。当 IRDY#和 TRDY#同时有效时 ,数据传 输才能进行 ,否则进入等待状态。 STOP# s/t/s 停止。停止信号由从设备发出 ,用来向主设备发出停上当前传输的信息。 LOCK# in 锁定。该信号表示要独占资源。 S5933可能被某一主设备 锁定当作一个从设备。但当 S5933是一个主设备时 ,S5933下 能被锁定。 IDSEL in 初始化设备选择。在配制读写操作时 ,该信号为片选信号。 DEVSEL# s/t/s 设备选择。该信号由一 个激活的从设备发出 ,译码为地 址和总线指令有效。对于主设备 , 它表示是否有设备对当前 时钟周期进行译码。错误反应信号线： PERR# s/t/s 校验错。这信号报告了除特殊周期外其他任何周期在总线传输的数据相位中出现校验错误。 SERR# o/d 系统错。该信号用来报告地址奇偶错。特殊命令周期中的数据奇偶错以及任何错误可能引起灾难性后果的系统错误。仲裁信号线： REQ# out 请求信号。该信号由一个想要成为主控的设备发出。他是 一个点对点的信号并且每一个 设备都有自己的 REQ GNT# in 应答信号。是一个点对点的允许信号 ,表示每一个潜在的设备已经取得了控制总线的权利。 江苏大学本科学位论文 -9- 3. 系统信号线： CLK# in 时钟信号。除了 RST#和 IRQA#,CLK对所有信号上升沿有效。其频率最高为 33MHZ,最低为 DC(0HZ)。 RST# in 复位。将信号复位到一个已知的状态。所有的 PCI总线的 输出接口信号不能被驱动 ,而把极开路信号象 SERR#被置为高 阻状态。 4 中断信号线： INTA# o/d 中断 A。该信号是一个电平触发 ,低电平有效的信号。 2.3.2 ADD ON总线接口信号概述 1 4寄存器访问信号线： DQ31:0 t/s 数据通路。代表了为外围设备的数据总线提供的数据通 路。它提供了控制器的 FIFO 和其他寄存器的接口。这些信号 线需要加上拉电阻。 ADR6:2 in ADD-ON地址线 ,用来选择控制器中 16个双字寄存器的哪 个用来获得读写周期。 ADR6:2 Register Name 00000 Add-On输入邮箱寄存器 1 00001 Add-On输入邮箱寄存器 2 00010 Add-On输入邮箱寄存器 3 00011 Add-On输入邮箱寄存器 4 001O0 Add-On 输出出邮箱寄存器 1 00101 Add-On输出邮箱寄存器 2 00110 Add-On输出邮箱寄存器 3 00111 Add-On输出邮箱寄存器 4 01000 Add-OnFIFO 端口 01001 总线控制写地址寄存器 01010 Add-On Pass-Thru地址 01011 Add-On Pass-Thru数据 01100 总线控制读地址寄存器 01101 Add-On邮箱空 /满状态 01110 Add-On中断控制 01111 Add-On通用控制 /状态 10110 总线控制写传输计数 10111 总线控制读传输 计数 BE3# in 字节使能 3(32位模式 )。用来连接读写选通 (RD#,WR#)和 ADD-ON江苏大学本科学位论文 -10- 选择信号 SELECT#。作为字节使能时 ,当对由 ADR6:2 指定区域的 D24:31 进行读写操作时 ,这个信号必须被声明。 BE3#有内部的上拉电阻。 BE2:0 in 字节使能 2:0。 SELECT# in ADD-ON接口选择。任何读 /写 ADD-ON寄存器的动作都必须在 SELECT#为低时进行。在声明 RD#和 WR#时该信号必须有效 WR# in 写选通 RD# in 读选通 MODE in 控制在 DQ总线上的 S5933 数据是 32位 (MODE=LOW)还是 16位 (MODE=HIGH)。 16 位模式时 ,BE3#被定义成地址信号 ADR1。该信 号有一个上拉电阻 5 FIFO访问信号线： WRFIFO# in 写 FIFO。不用发 SELECT#或 ADR6:2就直接访问 FIFO。访问 宽度依赖于数据总线可用的大小。这个信号意味着用 ADD-ON系 统执行 PCI DMA传递。拥有上拉电阻。 RDFIFO# in 读 FIFO。不用发 SELFCT#或 ADR6:2就直接访问 FIFO。访问 宽度由 MODE决定。这个信号意味着用 ADD-ON系统执行 PCI DMA 传递。拥有上达电阻。 WRFULL out 写 FIFO满。它表示 ADD-ON到 PCI总线的 FIFO 是否能接 收更多的数据。管脚的逻辑低可以代表一个 DMA写请求 (ADD-ON 到 PCI FIFO)RDEMPTY out 读 FIFO空。它表示 PCI 到 ADD-ON 总线的 FIFO是否包含了数据。管脚的逻辑低可以代表一个 DMA 读请求 (PCI到 ADD-ON FIFO)。 6 Pass-Thru访问信号线： PTATN# out PASS-THRU注意信号。该信号指示一个激活的 PCI总线周 期被译码 ,数据 必须被读出或写入 PASS-THRU数据寄存器 PTBURST# out PASS-THRU突发请求。包含了当前 PASS-THRU周期的 PCI 总线操作请求突发传输 PTRDY# in PASS-THRU就绪。表示 ADD-ON已经完成了一个 PASS-THRU 周期 ,另一个周期可以开始了。 PTNUM1:0 out PASS-THRU数据。指示由哪个基地址寄存器解码 PASS-THRU 动作。 00对应 1,依次类推。 PTBE3:0 out PASS-THRU字节使能。表示哪个字节被用来请求完 成 PASS-THRU操作。 PTATN#有效时有效 PTADR# in PASS-THRU地址。这个信号引起 PASS-THRU请求的真实地 址出现在 DQ信号线上。对 32位 ADD-ON总线 ,使用 DQ31:0, 江苏大学本科学位论文 -11- 对 16位 ADD-ON总线 ,使用 DQ15:0。 PTWR out PASS-THRU写。该信号指示 PASS-THRU操作是读操作还是 写操作。只有在 PTATN#有效时有效 7 System信号线： SYSRST# out 系统复位。该信号是低电平激活输出 ,是 PCI复 位 (RST#)的 缓冲形式。它不同步于 PCI接口控制器内的任何时钟。而且该信 号可以从 PCI主机接口通过软件激活。 BPCLK out 缓冲的 PCI时钟。是 PCI 时钟的一种缓冲形式 ,具有 PCI时 钟的一切特征。 IRQ# out 中断。这个信号通知 ADD-0N系统产生了一个有意义的事件 , 这个事件代表了 PCI控制器一个动作的结果 FLT# in 漂浮。当 声明时 ,S5933的所有管脚都漂浮。在内部有一个上拉电阻。 8 ADD ON发起 DMA传输使用的控制信号线： FWE ADD ON到 PCI的 FIFO“寄存器空”信号。 FRF PCI 到 ADD ON FIFO“寄存器满”信号。 FRC FIFO 读控制信号。 FWC FIFO 写控制信号 AMWEN DMA 写允许信号 AMREN DMA 读允许信号 9 访问邮箱部分字节的信号线： EA7: 0 连接邮箱 4字节 3的信号 EMBCLK 邮箱 4字节 3的载入时钟信号 2.3.3 ISA 部分仿真信号概述 1 地址与数据信号线： XA15:0 地址线输出，用来指出内存地址或 I/O地址，在系统总线周期中 由 CPU 驱动。 XD7:0 双向数据通路，连接 I/O和外部存储器的数据接口，用来在 CPU， 存储器及 I/O端口之间传送数据，可利用 XIOW， XIOR， XMEW ， XMER来进行数据选通。 XIOW I/O写命令输出，低电平有效。该信号由 CPU或 DMA控制器产生， 由总线控制器驱动后送至总线。该信号指明在地址总线上有一 个 I/O端口地址，并指明数据总线上有一个要写至 I/O端口数 据。这一信号变成低电平时开始写操作，数据总线上的数据在XIOW 上升沿时刻才 能写入被寻址的端口。 江苏大学本科学位论文 -12- XIOR I/O读命令输出，低电平有效。该信号指明当前的总线周期是一 个 I/O端口读周期，同时地址总线上的地址是一个 I/O端口地 址，被寻址的数据送上数据总线由微处理器读取。在 I/O信号 上升沿由微处理器输入有效的数据。 XMEW 存储器写命令输出，低电平有效，用于请求从存储器读取数据。 该信号 由总线控制器驱动，它表明地址总线上有一个有效的存储 器单元地址，数据数据总线上的数据要 XMEW信号的上升沿写 入这个单元。 XMER 存储器读命令输出，低电平有效，用于 请求从存储器读取数据。 该信号 由总线控制器驱动，它表明地址总线上有一个有效的存储器读地址，在 XMER信号上升沿由微处理器读入有效的数据。 IRQ 中断信号（下降沿）。 IOY4:0 I/O设备片选。 MY1:0 存储器设备片选。 江苏大学本科学位论文 -13- 第三章 AMCC S5933 芯片的应用 3.1 PCI 配置空间和基地址寄存器的使用 PCI 总线的原理是为了改善 PC 数据输入 /输出的瓶颈问题 ,从而提高系统运行的速度和扩展能力。 PCI总线将 I/O总线上的高速 外围设备移出 ,并将这些设 备放置到一个离系统总线更近的地方 ,使得这些外围设备可以和处理器以更快 的速度交换数据。由于 PCI 总线规范十分复杂 ,直接针对 PCI 接口进行开发设计具有较大的难度。目前广泛采用的基于 PCI 总线的开发有两种 :一种是使用 PLD器件 ,另一种是使用 PCI 总线的控制芯片 ,我们采用的就是 AMCC 的 S5933。使用控制芯片只需要学习控制芯片提供的简化的规范就可以完成 PCI 总线应用的开发设计 ,是一种简便快捷的方法。 1. PCI的配置空间 PCI总线上定义了三种物理地址空间 :内容地址空间、 I/O地 址空间和配置地址空间 ,其中内存地址空间和 I/O 地址空间为通常意义地址空间 ,而配置地址空间用于支持 PCI的硬件配置。 PCI总线设备中的配置地址空间是一个容量为 256字节并具有特定记录结构或模型的地址空间。该空间又分为头标区和设备有关区两部分。头标区的长度为64字节 ,是每个 PCI 设备都必须支持的寄存器分配区域。该区中的各个字段用来唯一的识别设备 ,并使设备可以得到控制。头标区的前 16个字节定义在各种类型的设备中都是一样的 ,而其余 48 字节可以根据设备支持的基本功能进行不同的配置。 2. 基地址寄存器 PCI设备 的地址空间可以在系统中浮动是 PCI总线中的重要功能之一 ,它能 够简化设备的配置过程。在系统上电时 ,与设备无关的系统软件将确定系统中有那些设备存在 ,并建立一个统一的地址映射关系 ,确定一个设备是否有扩展 ROM。 上电软件在引导操作系统之前必须要建立一个统一的地址映射 ,以确定系统中有多少的存储器、多少的 I/O设备以及这些存储器、 I/O设备占用的空间。当确定这些信息后 ,上电软件就可以把 I/O 控制器及存储器映射到系统的合理地址空间并引导系统。为了使这种映射能够与设备无关 ,从而在配置空间的头标区中安排了一个供地址映射使 用的基地址寄存器。所有的基地址寄存器的第 0位均为只读位 ,其 0/1 值可以表示该寄存器映射的地址空间是存储器空间 /I/O 空间。从表 4-3-1可以看出 ,从头标区的 10H字节开始有 6个基地址寄存器 ,每个基地址寄存器占用 4 字节的地址。总线扩展卡一共可以使用 5 个基地址寄存器 ,其中基地址 0寄存器映射到一个 64字节的 I/O空间中 ,是控制芯片给用户提供控制接口。江苏大学本科学位论文 -14- 另外 4个基地址寄存器分别映射到不同大小的 I/O空间和存储器空间中。总线扩展卡资源申请情况： 寄存器 空间类型 大小 BASEO I/O空间 64B BASE1 I/O空间 64B BASE2 I/O空间 256B BASE3 存储器空间 64KB BASE4 I/O空间 64B 注： PTNU1:0 : 00 =BASE1 ； 01 =BASE2 ； 10 = BASE3 ； 11 = BASE4 3.2 AMCC S5933 总线控制器 1 2 3 4ABCD4321DCBAT i t l eN u m b e r R e vi s i o nS i z eBD a t e : 3 - J un - 20 03 S he e t o f F i l e : E : 曾雪枝资料 p r ot e l 文件 M yD e s i gn 1 . d dbD r a w n B y :S 5 9 3 3B P C L KIR Q #S Y S R S T #D Q 3 1 : 0 S E L E C T #A D R 6 : 2 B E 3 : 0 #R D #W R #W R F IF O #R D F IF O #R D E M P T YW R F U L LP T A T N #P T B U R S T #P T N U M 1 : 0 #P T B E 3 : 0 #P T A D R #P T W RP T R D Y #M O D EF L T #S N VE A 1 5 : 0 E Q 7 : 0 E R D # / S C LE W R # / S D AA D D - O N B U SC O N T R O LA D D - O ND A T A B U SS 5 9 3 3R E G I S T E RA C C E S SD I R E C T F I F OA C C E S SP A S S - T H R UC O N T R O L /A C C E S SS 5 9 3 3C O N T R O LB Y T E W I D EC O N F I G /B I O S O P TS E R I A L B U SC O N F I G /B I O S O P T作为一个中间媒介 ,S5933具有功能强 ,使用灵活的特点。它符合 PCI局部总线规范 2.1 版 ,可以在 PCI 总线上充当从设备和主控设备。 S5933 允许在 PCI 总线和用户应用间进行特殊的直接数据存取 ,这是 通过 4 个已经定义好的Pass-Thru数据通道来实现的。每个数据通道都通过定义一个主控内存寄存器尺寸和 8/16/32位的用户总线宽度来实现传输。在 S5933作为总线主控设备应用时 ,江苏大学本科学位论文 -15- 附加的两个 32 位的 FIFO 提供了更通用的数据传输功能。 FIFO DMA 传输支持使用地址和传输计数寄存器。 4个邮箱寄存器都配有一个状态寄存器和扩展的中断功能 ,它们使得两种总线之间可以灵活的进行用户命令和消息传递。另外 ,S5933也允许使用外部串口 ,或单字节非易失存储器进行一些预登录初始化的需求 ,也提供用户扩展 BIOS 或 POST代码的 功能。 S5933提供了 3个物理总线的接口 :PCI 总线接口、 Add-On总线 (用户总线 ) 和一个可选的串行或并行非易失存储部总线。总线之间的数据传输可以通过邮箱寄存器、 FIFO数据通道或者使用 PASS-THRU 数据通道来实现。 S5933 主控总线或DMA 数据传输是通过软件或硬件信号对 FIFO 数据通道进行控制来实现的 ,S5933还能用于 I/O Audio,ISDN/FDDI/ATM,Graphics/MPEG,卫星接收器 /Modem。 3.3 AMCC S5933 各接口描述 1） PCI总线接口 (见书后附图 3 1) S5933 对所有的 PCI 总线地址周期进行解码 ,如果当前的地址周期指向S5933 PASS-THRU区域的其中之一 ,则 DEVEL 被声明 .如果 PASS-THRU 逻辑当前处于空闲 ,则总线周期类型被解码 ,并且 ADD-ON 的 PASS-THRU 状态信号输出来自于初始化 ADD-ON 端的一个传输如果 PASS-THRU 逻辑当前忙于完成前一个访问 ,则S5933给 PCI初始器发一个重试信号 . 2） ADD-ON总线接口 (见书后附图 3 2) S5933提供一个简单得 ,通用得 ADD-On 总线接口 .S5933上的 ADD-ON数据线 宽度是一个 32位的 .数据与 S5933内部寄存器的双向传输是通过一个片选来解码读 /写信号的 ,S5933 提供提供引脚来允许它的 FIFOS 进行 DMA 传输 .ADD-ON 接口中的输出引脚包括一个中断源 ,一个 PCI 缓冲时钟 ,一个软件控制重置信号 ,中断输出引脚用来当一个选中的邮箱或自测事件发生时提供一个中断信号 .缓冲时钟输出为 PASS-THRU 的数据传输提供同步信号 ,来自 S5933 的软件控制重置信号以一种系统软引导的处理方式为 ADD-ON硬件提供重置 . 3） S5933的 PCI 操作寄存器 OBM1 -输出邮箱寄存器 1 OBM2 -输出邮箱寄存器 2 OBM3 -输出邮箱寄存器 3 OBM4 -输出邮箱寄存器 4 IMB1 -输入邮箱寄存器 1 IMB2 -输入邮箱寄存器 2 IMB3 -输入邮箱寄存器 3 IMB4 -输入邮箱寄存器 4 江苏大学本科学位论文 -16- FIFO -FIFO端口寄存器 MWAR -主控写地址寄存器 MRAR -主控读地址寄存器 MRTC -主控读传输寄存 器 MBEF -邮箱空 /满状态寄存器 INTCSR -中断 /控制 /状态寄存器 MCSR -总线主控控制 /状态寄存器 4） 5.3.4 S5933 的 ADD-ON操作寄存器 AIMB1 -ADD-ON输入邮箱寄存器 1 AIMB2 -ADD-ON输入邮箱寄存器 2 AIMB3 -ADD-ON输入邮箱寄存器 3 AIMB4 -ADD-ON输入邮箱寄存器 4 OIMB1 -ADD-ON输出邮箱寄存器 1 OIMB2 -ADD-ON输出邮箱寄存器 2 OIMB3 -ADD-ON输出邮箱寄存器 3 OIMB4 -ADD-ON输出邮箱寄存器 4 AFIFO -ADD-ON FIFO端口寄存器 MWAR -ADD-ON主控写地址寄存器 APTA -ADD-ON直通地址寄存器 APTD -ADD-ON直通数据寄存器 MRAR -主控读地址寄存器 AMBEF -邮箱空 /满状态寄存器 AINT -中断控制寄存器 AGCSTS -ADD-ON通用控制状态寄存器 MWTC -主控写传输计数寄存器 MRTC -主控读传输计数寄存器 5） 邮箱寄存器 S5933中使用了两组各四个 32位的邮箱寄存器。每组寄存器都是用来从一 总线向另一总线传输数据的。邮箱寄存器为用户提供了一种简便的方法在两种总线间传输用户信息 (如命令、状态、参数等 )。每个邮箱寄存器都对应了一个标志位用来标识邮箱的空 /满状态 ,该标志位存在于状态寄存器中 ,可以从 PCI 或ADD-ON端获取。 6） FIFO寄存器 在 S5933 的内部有两个单向的 FIFO,一个用来将 PCI 总线上的数据传送给ADD-ON总线 ,另一个用来将 ADD-ON总线上的数据传送给 PCI总线。每个 FIFO拥江苏大学本科学位论文 -17- 有 8个 32位的寄存器 ,它们和特定的 PCI/ADD-ON操作寄存器相连 ,通过这两个操作寄存器可以实现对 FIFO的访问。对 FIFO的访问可以采用同步和异步两种方式 ,至于是哪个 FIFO 被访问。取决于是读操作还是写操作。 FIFO 可以作为一个 PCI目标或 PCI 发起者。作为目标 ,FIFO 允许 PCI 总线主控器存取 ADD-ON 的数据。FIFO允许 S5933成为一个 PCI的发起者。 55933 提供的读写地址寄存器和计数寄存器允许 S5933通过 PCI总线完成 DMA传输 ,且 FIFO可以在一个应用中的不同时刻扮演目标和发起者的角色。 FIFO可以被配置用来支持多样的 ADD-ON总线配置 ,亦可以支持 ADD-ON 总线采用 8/16/32 位接口。 FIFO 具有在 PCI 端和 ADO-ON 端产生中断的能力 ,这使得 S5933可以支持总 线主控传输。在 FIFO作为一个发起者时 ,通过特殊的设置可以从 PCI 接口端或 ADD-ON 接口端启动 一个总线主设各传输。 7） 无源存储器接口 1. Serial NV Devices 信号线 SCL t/s 串行时钟。这个输出是为了驱动一个作为总线的控制的 两线串行接口和函数。该信号直接接入一个串行的非易失 RAMS或 EEPROMS。该信号和 ERD#信号公用一个管脚。 SDA t/s 串行地址 /数据信号。这个双向管脚是用来读写一个nvRAM或 EEPROM的。他是一个漏极开路输出信号 SNV in 串行非易失设备选择。当该值为高时 ,表示一个 serial boot device 2. Byte-Wide NV Devices信号线 EA15:0 t/s 外部 nv存储器地址。这组信号线直接连接到外部 BIOS(或 EEPROM)或 EPROM 的地址线。 PCI接口控制器通过多个读周期操作一个 8 位设备实现一个 32 位 的存取。地址空间从 0040H-0070H用来预装入一些数据。初始化 PCI 的配置寄存器。外部存储器的存储范围必须在 128B 到 64KB之间 .当一个串行存储器被连接到 S5933 时 EA7:0被从新配置 ,并且充当 ADD-ON到 PCI的邮箱寄存器 ,同时 E8被用来充当邮箱的“装入锁”。而 EA15用来充当 PCI到 ADD-ON的 FIFO“寄存器满”信号 (FRF),EA14则充当 ADD-ON到 PCI的 FIFO“寄存器空”信号 (FWE)。 ERD# out 外部 nv存储器读控制。当该信号由低向高转换时 ,数 据传人 S5933。该信号和 SCL共享一个管脚。 EWR# t/s 外部 nv 存储器写控制。读过程 EQ7:0上放数据 ,EA15:0上放地址。该信号和 SDA共享一个管脚。 江苏大学本科学位论文 -18- EQ7:0 t/s 外部存储器数据总线。这些线直接连接到外部存储器 上 。 当 一 个 串 行 存 储 器 连 接 到 S5933 上时 , EQ4,EQS,EQ6,EQ7i 被新配置以获得 ADD-ON 接口传来的总线控制信号。 8） PASS-THRU概述 S5933为 PCI总线提供了一个简单的寄存器访问端口 ,通过与 ADD-ON逻辑使用 握手协议 PCI 总线可以直接访问 ADD-ON 上的资源 . PASS-THRU 的数据传输方法对于直接访问 ADD-ON 卡上的外设如 :存储器和寄存器时很有用的 . PASS-THRU操作要求外部 NV 存储器引导设备来定义和配置 S5933 PASS-THRU 区域。 S5933为用户提供 4 个可配置的 PASS-THRU 区域 .每个区域对应一个 PCI 配置基地址寄存器 (BADR-4).一个地址代表一个地址空间块 .每个块能映射到存储器和 I/O 空间 .可以寻址 1M 字节以内 (对应于 PC 实模式地址空间 ).每个区域同样为 ADD-ON总线备有可配置 的总线宽度 .一个 8,16,32-bitADD-ON 接口可以被选择用来与各种 ADD-ON存储器或外设进行通信 .PASS-THRU的这些特性只能在 S5933作为从设备时 ,才能被使用 .S5933 PASS-THRU模式支持单周期数据传输和突发传输 .S5933支持全带宽下的数据传输 .且数据率仅受限于执行访问的 PCI初始化器和 ADD-ON逻辑的速度 .为提供 PCI 总线直接访问 ADD-ON 资源的功能 ,S5933 配备了一个内部 PASS-THRU 接口和 ADD-ON 总线接口相连 .这就使得 PCI 初始器可以执行PASS-THRU写 (数据传输从 PCI总线到 ADD-ON总线 ).或者 PASS-THRU读 (PCI总线向 ADD-ON请求数据 ).S5933 PASS-THRU接口同时支持单周期和突发的访问 . 江苏大学本科学位论文 -19- 第四章 ATF1504 芯片的研究 4.1 ATF1504芯片的接口和功能研究 4.1.1 ATF1504 芯片 6概述 ATF1504（见附录 2）是一个告诉的 ,高密度的 ,复杂的可编程逻辑设备 (CPLD),它使用了 ATMEL 公司成熟的电可擦除存储器技术 .它有 64 个逻辑宏单元并有 36个 I/O引脚 .它可以很容易的将多个 TTL,SSI,MSI,LSI和 Classic PLDS集成为具有一定功能的逻辑 . ATF1504 的强大的循序开关矩阵交换电路增加了可使用的门数 ,同时也增加了成功进行引脚锁定的设计更正的可能性 . ATF1504 有 36 个双向的 I/O引脚和 4个专门的输入引脚 ,这个引脚取决于设备选择包的类型 .每一个专门的引脚可同时作为一个全局控制信号 ,寄存器时钟 ,寄存器重置或输出使能 .这些控制信号中的没一个都可以选取单独用于每一个宏单元 . 64 个宏单元中的任一个都能产生一个隐藏的反馈至全局总线 .每个输入和I/O 引脚同样要进 入全局总线 .在每个逻辑块中的开关矩阵交换电路选取来自全局总线的 40 个单个信号 .每个宏单元同时产生一个反馈逻辑进入一个区域总线周期 .在 ATF1504的宏单元间的 CASCADE逻辑可以快速 ,高效的生成复杂的逻辑功能 . ATF1504拥有 4个这样的逻辑链 ,每个逻辑链都能用 40个 Product Terms 中的一个扇入来生成 Sum Term逻辑 . ATF1504 的宏单元有足够的弹性来支持一个高复杂性 ,高速运行的逻辑功能 .每个宏单元包括 5 个部分 :Product Terms 和 Product Term 多路选择器 ,OR/XOR/CASCADE 逻辑 ,一个 flip-flop,数促选择和使能 ,以及逻辑阵列输入 .未使用的 Product Terms 由编译器自动使之无效 ,以减少功耗 ,一个安全熔丝 ,在编程是会保护 ATF1504 中的内容 .两个字节 (16 位 )的用户签名为用户可访问的 ,它的作用是用来存储工程名 ,部分号 ,修正或日期记录 .用户签名的访问与安全熔丝的状态无关 .ATF1504 设备是一个在系统可编程的 (ISP)设备 .它使用工业标准4引脚的 JTAG接口 (IEEE std.1149.1),并且与 JTAG的边界扫描描述语言 (BSDL)是全兼 容的 .ISP允许设备在设备没有从印制电路板上移除的状态下进行编程 .因此 ,简化了生产流程 ,ISP同时也允许使用软件来制作和设计 . 4.1.2 ATF1504 各功能模块的描述 1. Product Terms 多路选择器 每个 ATF1504 单元都有 5 个 Product Terms.每两个 Product Term 作为可能的输入来接收同时来自全局总线和区域总线的所有信号 .Product Term 多路选择器 (PTMUX)为宏单元的逻辑门和控制信号分配了 5个必须的 Product Term.PTMUX的编程取决于设计编译器 .它会自动选择最佳的宏单元配置 . 江苏大学本科学位论文 -20- 2. OR/XOR/CASCADE 逻辑 ATF1504 逻辑结构的设计可以高效的支持所有的逻辑类型 .在单个宏单元中 ,所有的 Product Terms 能被部成 OR门 ,生成一个 5-input的 AND/OR Sum Term. 借助于来自相邻宏单元的 CASIN,这些逻辑门可扩展成 40个只带有一点额外的延迟 Product Terms.宏单元的 XOR 门可以进行高效的比较和算术功能 .XOR 的一个input 来自 OR Sum Term.另一个 XOR input 可作为一个 Product Term 或者是接高 /低电平 .对于组合 outputs,固定电平 input 允许极性选择 .对于寄存器功能 ,固定电平允许进行 Product Terms 的德摩根最小化 .XOR 门能与 T 型和 JK 型flip-flops. 3. Flip-flop ATF1504 的 flip-flop 具有非常弹性的数据和控制功能 .数据输入可以来自独立的 Product Term中的 XOR门 ,也可以直接来自 I/O引脚 .选择独立的 Product Term 允许在组合的输出宏单元中生成一个寄存器的反馈 .(这个特性由优化软件自动执行 ).此外 ,和 D,T,JK 和 SR 操作一样 ,flip-flop 同样能为数据锁存之用 .在这种模式下 ,数据在时钟为高电平是通过 ,在时钟低电平时锁存 .时钟本身既可以作为全局时钟信号 (GCK0:2)之一 ,也可以作为一个独立的 Product Term. flip-flop 在时钟的上升沿改变状态 .当 GCK 信号作为时钟信号时 ,宏单元的Product Term 其中之一可以被用来作为时钟使能 .当时钟使能功能有效 ,此时使能信号为低电平 ,所有的时钟边沿被忽略掉 . flip-flop 的异步重置 (AR)信号既可以是一个 Product Term 的 GCLEAR,也 可以是总是关闭 .AR 可同时是 Product Term的 GCLEAR的一个逻辑 OR.异步预重置 (AP)可以是一个 Product Term或者总是关闭 . 4. Output 选择与使能 ATF1504 的宏单元的输出可以作为寄存器输出或者组合输出 .隐藏的反馈信号既可作为组合信号 ,也可作为寄存器信号 ,而不论输出是组合的还是寄存器的 .多路输出使能器 (MOE).控制输出使能信号 .任何缓冲器可以永久的有效用于简单的输出操作 .缓冲器同样也可以永久的无效从而允许将引脚用作输入 .在这样的配置下 ,所有的宏单元资源依然是有效的 ,包 括隐藏的反馈信号 ,扩展器和CASCADE逻辑 .每个宏单元的输出使能既可被用做两个专用的 OE输入引脚也可用做一个 I/O输入引脚 ,或者作为一个独立的 Product Term. 5. Global Bus/Switch Matrix 全局总线包括所有的 inpu 和 I/O 引脚信号 ,以及来自 64 个宏单元的隐藏反馈信号 .在每个逻辑块中的开关矩阵交换电路尽可能的接收来自全局总线的所有信号 .在软件控制下 ,40多个这种信号可以作为逻辑块得输入 . 6. Foldback Bus 江苏大学本科学位论文 -21- 每个宏单元同样生成一个 Foldback Product Term.这个信号进入区域总线 ,并且对于 4个宏单元都有效 . Foldback是宏单元的 Product Term中的一个相反的极性 .在每个区域中的 16 个 Foldback Term 允许生成高 Fan-in sum terms 并带有一般的附加延时 . 7. Programmable Pin-Keeper Option for Inputs and I/Os ATF1504提供对所有 input和 I/O引脚的编程属性从而可以利用 Pin-Keeper电路。当任一引脚以高 /低电平驱动，并随后左悬浮，它仍然会保持之前的高 会低电平。这个电路可以阻止未被使用的 input 和 I/O线由于悬空而影响电压，并由此而引起的不必要的功耗和系统噪声。 Keeper 电路的存在可以取消外部的上拉电阻和它们的 DC 功耗。 8. Speed/Power Management ATF1504 有多个内建的速度和电源管理特性。 ATF1504 设有一个电路。它可以在电路没有逻辑相互发生时自动将设备至于低源的可靠的模式。这样不仅减少了电路在空闲期的功耗而且能够工作在 5MHz 以下的尽可能多的应用提供适当的能量节约。这个特性可以作为一台设备的速度属性。 9. I/O Diagram 为了进一步减少功耗，每个 ATF1504宏单元设置了一个 Reduced Power 比特位特性。这个特性允许独立的宏单元配置成最大能量节约。这也可以最为一台设备的选择选择。 ATF1504 同样有一个可选的 Power-Down 模式。在这个模式下，电流会降到 10mA以下。当 Power-Down属性选取后，不论 PD1或者 PD2 引脚都可用作 Power-Down 的一部分。在设计资源文件里 ,Power-Down 属性会被选取。当这属性有效时，不论 PD1， PD2 那个是高，设备都会进入 Power-Down 状态。在Power-Down 模式下，所有的内部逻辑信号都被锁存和保持，作为任意的可输出引脚。 一直到 PD为 Low，所有的引脚交互才生效，当 Power-Down特性有效时，PD1或 PD2引脚不能用作一个逻辑输入或输出。但是，引脚的宏单元仍然可用于生成隐藏的反馈和 CASCADE逻辑信号。所有的 Power-Down AC特性参数被来自外部的 input或 I/O 引脚计算，此时 Reduced Power 位时开启的。对于在 Reduced Power模式下的宏单元， Reduced Power adder tRPT,必需要被加到 AC参数 中，它包括数据路径， tLAD,tLAC,tIC,tACL,tACH 和 tSEXP.ATF1504宏单元同样有这个属性，由此能耗可以在每个宏单元的基础上减少。通过使 Power-Down 属性有效，那些没被使用的宏单元就可被关闭，从而就能减少整个设备的功耗。 4.2 ATF1504 逻辑块的分析及引脚分布 ATF1504 的逻辑块的分析及引脚分布。 ATF1504 具有 4 个逻辑块和 44 个引脚，其中 36个是 I/O 引脚，如下表： BLOCK A， B， C， D。 江苏大学本科学位论文 -22- BLOCK A & Pins ： 4,5,6,7(*),8,9,11,12 BLOCK B & Pins ： 13(*),14,16,17,18,19,20,21 BLOCK C & Pins ： 32(*),33,34,36,37,39,40,41 BLOCK D & Pins ： 24,25,26,27,28,29,31,38(*) INPUT/GCLK1 ： 43 INPUT/GCLRn ： 1 INPUT/OE1 ： 44 INPUT/OE2/GCLK2 ： 2 TDI ： 7 TMS ： 13 TCK ： 32 TDO ： 38 GND ： 10, 22, 30, 42 VCC ： 3, 15, 23, 35 注： TDI， TMS， TCK， TD0 供编程下载用。 江苏大学本科学位论文 -23- 第五章 ATF1504 芯片的解密与电路逻辑编程实现 5.1 ATF1504 解密的前期准备工作 1. 步骤 1 ： 由于加密的芯片型号被打磨掉了，所以解密的第一步是分析加密芯片的型号，采用的方法是：首先确 定芯片的引脚数；接着搜集有这类引脚数的芯片，并进一步分析它的电源和接地引脚的数目，电源和接地引脚的分析是通过芯片在电路中的连接情况得到，这需要一定的工作量。经过这两个步骤就可以基本确定芯片的型号，找到两种芯片满足上述特征 Altera EPM7064 和 ATMEL ATF1504AS，由于这两种芯片是完全可替换的，出于成本考虑我们选择了 ATMEL ATF1504AS。 2. 步骤 2 ： 基于对实验有了一定的了解，接着拆分每一个单元模块，特别是注意每个模块中使用到的芯片的功能及使用方法，详细查看其中的重要芯片的 结构和功能。以及每个引脚的意义，以下是这些芯片的具体名称和逻辑功能： A) 74LS245 双向 8总线接收器 DIR G 逻辑功能 L L B TO A L H 无效 H L A TO B H H 无效 B) 74LS374 8 位单向地址锁存器 OC CLK D Q（输出） L H H L L L L L Q0 H Z C) SRAM 6264 静态存储器 WE CS1 CS2 OE MODE I/O Pin H L H H 输出无效 高阻态 H L H L 读 Dout L L H H 写 Din L L H L 写 Din D) 74LS138 3 8译码器 E) 74LS32 两输入或门 F) 74LS244 八缓冲器 /线驱动器 /线接收器 G) 74LS390 双十进制计数器 江苏大学本科学位论文 -24- H) 74LS74 正边沿触发器双 D型触发器 I) LM7810 三端口电压调整器 这也是非常关键的一步，因为在本系统中这些芯片的某些 I/O引脚与加密的ATF1504芯片的引脚有关联，所以了解这些芯片的逻辑功能是 非常必要的。 3. 步骤 3 : 经过对上述芯片的了解之后，下一部要画出基本接口部分详细的电路连接草图，在草图中注明每块芯片的输入输入信号。这些信号的标注都采用了实验中的实际的信号名称，具有特定的意义。特别是对 ATF1504芯片与其他芯片的引脚以及它的其他信号线做了详细的标注。制作这张草图可为今后的分析带来极大的帮助。 4. 步骤 4 ： 使用 7Protel99 SE 练习将电路图制作成原理图（ *.SCH）以及生成 8PCB图（ *.PCB），学习和使用 Protel99 SE是为了修改原有电路板中存在的问题， 因为在进行调试时会发现原有电路板存在着引脚连接错误或跳线的一些问题，要及时纠正，需要修改原先的 PCB图，以达到完美。 5. 步骤 5 ： 深入了解 ADD ON 的总线规范。 ADD ON 总线在本实验系统有着举足轻重的作用。高级接口实验中直接使用 ADD ON总线来实现通信；在基本接口部分则需要利用 ADD ON提供部分 ISA总线的仿真信号。 关于 ADD ON 总线的资料非常有限。因而只能通过从实验板上的实际电路的连接情况以及对照每个高级实验中所使用的信号名称并进行整理总结。最终画出ADD ON的总线接口图（见附录 3）本 系统中将 ADD ON总线分别用两个 40-pin和 50-pin 的牛角尖将信号从 S5933 上引入实验板中。其中 40-pin 牛角尖是AD31:0复用信号和 EA7:0， 50-pin牛角尖是各种控制信号。本系统使用了 8片 74LS245芯片将 ADD ON Connector与 ADD-ON BUS UNIT信号线进行连接。 6. 步骤 6 ： 学习和了解 PCI 2.1 的总线规范。因为 32 位微机实验系统第一步就是进行PCI 总线与 ADD ON 总线间的数据交互以及各控制信号的传送因而要认识ADD ON 必须要了解 PCI 2.1总线的各个信号（此处只讨论本系统所用到的 PCI总线信号）的作用。因为这样可以从整体把握加密芯片中哪些信号肯定是输入的，哪些信号肯定是输出的。这就大大的减少了对加密芯片的信号输入输出的鉴定时间，而且可以更有效，更准确的进行判别。其中 C/BE3:0， FRAME， TRDY， IRDY， DEVSEL， CLK， INTA信号是非常重要的。 C/BE3:0在地址周期时指示了总线操作的类型，经 S5933后 PTNUM1:0信号线指示总线操作类型。其中 00， 01， 11都表示 I/O空间访问，只有 10表示 是存储器空间访问。 CLK信江苏大学本科学位论文 -25- 号经 S5933后有 BPCLK 来同步 PCI时钟。 INTA经 S5933后由 IRQ来接收外部设备产生的中断。读写操作得过程是：首先由 PCI声明 FRAME，表示要进行总线数据传输。 S5933 探测到 FRAME有效候就声明 DEVSEL，即通知 PCI它已成为从设备，两者可以建立传输关系，接着就有两种情况： A 在写周期内， IRDY信号有效，表示有效的数据信号已在 AD0 AD31 引脚中建立，只要 TRDY信号有效，即从设备已做好了接收数据的准备。于是数据将从 PCI总 线传到 S5933的 ADD ON总线； B 在读周期内， TRDY有效表示数据送入 AD0 AD31的引脚中。只要 IRDY有效，即主设备已做好了接收数据的准备。于是数据将从 ADD-ON总线传到 PCI总线。 7. 步骤 7 ： 学习和了解 ISA 的总线接口信号（只说明本系统中用到的信号）。本系统的ISA 使用的是 8 位数据总线和 16 地址总线。其中数据总线与低 8 位地址总线复用，这将到后面做具体的分析，还有 I/O 片选信号和存储器信号，以及 I/O 读 /写选通和存储器读 /写选通，并且提供了一个中断信号接口。所有这些信号通过两片 74LS374，两片 74LS245，一片 74LS08 以及 ATF1504芯片组成的逻辑电路将ADD ON总线的部分信号转换而得到。 5.2 Pass-Thru 区域访问的深入研究 8. 步骤 8 ： PASS THRU 访问的深入研究。 PASS THRU 区域具有直通访问的功能并且可进行 8/16/32-bit 的数据传输，因此加密的 ATF1504芯片中的的逻辑就是采用的PASS THRU的单周期的访问方式。因而非常需要对 PASS THRU的传输方式进行深入分析。 PASS THRU 的数据传输（ PASS THRU的单周期传输）： 单周期传 输是最简单的 PCI总线传输。单周期传输有一个地址阶段和一个数据阶段。当初始器将地址和指令信息驱动到 PCI总线并且声明 FRAME，则 PCI总线事务开始。初始器总是在最后一个数据阶段之前撤销 FRAME的声明。对于单周期的传输，FRAME仅仅在地址阶段时才声明（表明第一数据阶段也是最后一个阶段）。 当 S5933 探测到 FRAME被声明，它就俘获地址和指令信息并判断是否是总线所期待的传输。如果地址是在定义的 PASS THRU 区域的范围内，那么 S5933就接受这一传输（声明 DEVSEL），并且将 PCI 地址存储 在 PASS THRU 地址寄存器 (APTA)中。 对于 PASS THRU 写， S5933 会立即响应并把数据从 PCI 总线传送到 PASSTHRU数据寄存器（ APTD）。 S5933随后通知 ADD ON接口 PASS THRU 写正在发生，同时等着 ADD ON 逻辑去读取 APTD 寄存器，一旦 S5933 已经从 PCI 总线俘获了数据，则传输就完成了（ PTRDY），传输从 PCI总线正确的结束，此时 PCI总线江苏大学本科学位论文 -26- 可以为其他传输服务。 对于 PASS THRU 读， S5933 通知 ADD ON 接口 PASS THRU 读正在发生并等待 ADD ON逻辑去写 PASS THRU数据寄存器（ APTD）并且完成传输（声明 PTRDY）。当数据被写入数据寄存器，则 S5933 完成一个传输周期。如果 S5933 不能尽快的写的话，则 S5933会向初始器请求重试。会看到目标请求无连接信息。 数据在 PCI和 ADD ON总线之间传输使用的 PASS-THRU接口是使用握手协议的一种工具如果 PCI 总线写入一个 S5933 的 PASS THRU 区域，那么 ADD ON 必须从那个区域读取数据并将数据存储到 ADD ON。如果 PCI 从一个 PASS THRU 区域读，那么 ADD ON 逻辑必须把数 据先写入 S5933。一些应用可以要求一个地址传递到 ADD ON 以用于 PASS THRU 的访问。例如， PCI 上的一个 4K 字节的 PASS THRU 区域可以对应于 ADD ON 卡上的一个 4K 字节的 SRAM 块如果 PCI 初始器要访问这个区域，那么 ADD ON就需要获得那个存储设备访问的地址偏移量 PASS THRU地址寄存器（ APTA）允许 ADD ON在当前 PCI周期访问地址信息。当 PCI总线执行突发访问时， APTA 寄存器被 S5933 更新来反映当前数据阶段的地址。对于 PCI写， S5933 将数据从 PCI总线写入 PASS THRU数据寄存器（ APTD）。当TRDY被声明时 S5933 从 PCI总线获取数据。此时 PCI对于其他传输都有效。当PASS THRU数据寄存器变的满时， S5933声明 PASS THRU的状态信号来表明 ADD ON上有数据。 ADD ON逻辑可以读数据寄存器并且声明 PTRDY来表明访问完成。只有在当前访问完成后， S5933才会响应重试对 PASS THRU的进一步访问。对于 PCI 读， S5933 声明 PASS THRU 的状态信号来表明 ADD ON 上要求数据。这是 ADD ON 逻辑要将数据写入 PASS THRU 的数据寄 存器并声明 PTRDY来结束访问。只有在 ADD ON逻辑声明了 PTRDY后， S5933给 PCI总线声明 TRDY。如果 ADD ON 无法尽可能快的提供数据，那么 S5933 会发一个重试（ retry）信号给 PCI总线。这样 PCI总线就可以去执行其他任务，而不必一直等待处理这个慢速的目标。 访问 PASS THRU 区域需要用到的状态控制信号： PTATN 功能：这个输出表明一个 PASS THRU 访问发生。 PTNUM1:0 功能：这些输出表明由哪个 PASS THRU区域来解码 PCI地址。 PTBE3:0 功能：这些输出表明那些字节有效（ PCI 写）或者被请求（ PCI读）。 PTWR 功能：这个输出表明 PASS THRU访问是一个 PCI读还是 写。 PTADR 功能：当被声明时，这个输入将 PASS THRU 地址寄存器的内容驱动到 ADD ON 数据总线。 江苏大学本科学位论文 -27- PTRDY 功能：当被声明时，这个输入表明当前 PASS THRU 传输已经被 ADD ON 完成。 BPCLK 功能：缓冲的 PCI 总 线时钟信号输出 基本接口部分使用的是 8位数据总线，所以我们需要用到 PTBE3:0来进行 8位数据读写操作。对于 PASS THRU读（ ADD ON 对 APTD写）， PCI初始器要求的字节有 PTBE3:0输出信号来标识。 ADD ON 逻辑使用 PTBE3:0信号来决定哪个字节必须被写（哪个字节已经被写）。而 BYTEn信号表示了 PASS THRU数据寄存器的数据字节。 5.3 ATF1504 输入输出引脚的类型鉴定 9. 步骤 9 ： ATF1504 输入输出引脚的详细分析，前面所做的一系列步骤都是为准 确的确定加密芯片中所用到的引脚哪些是 input,哪些是 output(这里没有使用到同时用作 in&out)。在前面已经提到过仿真 ISA信号使用了 PASS THRU的读 /写方式，因此我们将参考 PASS THRU 的单周期访问方式来具体确定加密芯片引脚的使用情况，在画的草图中已经把 ATF1504芯片引脚列出并给予接入信号名称标注，下面对每个引脚的连接情况做详细说明： Pin174LS08的 Pin6，从对 74LS08的分析可知， Pin1就相当于连接了实验电路板上的 RESET按钮（即电路整体重置），所以 I/O 类型为 input,且为低电平有效； Pin43ADD ON 的 BPCLK 信号线，是PCI总线的同步时钟信号，所以 I/O类型为 input； Pin33仿真信号的 IRQ，这是外部设备的中断信号线，所以 I/O 类型为 input；Pin4,5 分别连接了 ADD ON的 PTNUM1:0，在步骤 9中我们已经知道这两个信号是解析总线的使用类型（即存储器空间或者 I/O 空间访问），所以 I/O 类型为 input； Pin36ADD On 的PTATN，这是从 S5933 上送过来的信号，指示一个激活的 PCI 总线周期被译码，所以 I/O类型是 input，且为低电平有效。 Pin9ADD ON的 PTWR，对 PASS THRU的 APTD寄存器的读 /写信号，由 S5933发出，所以 I/O类型为 input，高电平表示一个 PASS THRU 写（数据从 PCI 总线传到 ADD ON 总线），低电平表示 PASS THRU读（数据从 ADD ON总线传到 PCI总线）， Pin44,41,25,24分别连接 ADD ON 的 PTBE3:0，它指示了 ADD ON 读取 APTD 寄存器的哪个或哪些字节要被读取或写入，这四个信号是进行数据传输的基础，由 S5933发出，所以 I /O 类型为 input；以上就是加密芯片 ATF1504 的输入引脚，共 11 个，这些输入通过设计一定的逻辑关系就可以得到下面的 19 个输出信号。为了便于设计逻辑，将输出信号分为 3 类，第一类输出信号送往其它芯片的（ 74LS374， 74LS245），第二类输出信号是送往其它芯片的一部分，第三类输出信号送往 ADD On。接着就将按分类将输出加以说明。 第一类输出信号 ： Pin1474LS245(2)的 B1引脚，对 74LS245(2)的分析可知，它实际上就是连江苏大学本科学位论文 -28- 接了 ADD ON 的 SELECT 信号，所以 I /O 类型为 output，且为 低电平有效；Pin2674LS374 1/2 的 CLK引脚，分析 PASS THRU的访问周期可知，该信号为了在地址周期时锁存地址信息，所以 I/O 类型为 output,且为高电平有效；Pin2774LS374 1/2 的 OC引脚，分析 74LS374 的逻辑功能可知这是一个地址输出使能信号，所以 I/O 类型为 output。且为低电平有效； Pin28,29 分别连接74LS374(1)的 D2:1，这两位充当了 ISA 地址总线的最低两位，用于指示不同的 I /O端口及寄存器空间，非常重要，通过分析后知它就是由 PTNUM1:0提供，所以 I/O类型为 output。 第二类输出信号 ： Pin20仿真 ISA 的 XMER引脚，指示进行存储器读周期， I/O类型为 output,且低电平有效； Pin21仿真 ISA的 XMEW引脚，指示进行存储器写周期， I/O类型为 output,且低电平有效； Pin31仿真 ISA的 XIOR引脚，指示进行输入输出端口读， I/O 类型为 output,且低电平有效； Pin34仿真 ISA 的 XIOW 引脚，指示进行输入输出端口写， I/O类型为 output,且低电平有效。通过查阅大量资料，以及进行必要的猜测合论证 ，最终确定以上的信号是由 PTNUM1:0和 PTWR信号联合产生的，具体逻辑关系将在后面的源程序中加以描述。 第三类输出信号 ： Pin20ADD ON 的 ADR4 信号，且在步骤 3 时发现其余的 ADR6， 5， 3， 2 分别接 GND， VCC， VCC， VCC，而当 ADR4 为低电平时，即指示访问 APTD 寄存器，所以 I/O 类型为 output； Pin11ADD ON 的 RD 信号，作用是通知 S5933 要读APTD寄存器，所以其 I/O类型为 output； Pin16， 19， 17， 18分别连接 ADD ON的 BE3:0，也是用 来指示 APTD的哪个或哪些字节将被访问，通过分析后知道，基本接口使用的是 8位单周期访问，因此是由 PTBE3:0产生，所以 I/O类型为output。 Pin37ADD ON的 PTADR信号，其作用是通知 S5933此刻是地址周期，应该要将地址信息读取并锁存，所以其 I/O 类型为 output,且低电平有效；Pin39ADD ON的 PTRDY信号，其作用是通知 S5933读 /写完成，当 S5933在上升沿检测到该信号就立即使 PTATN无效，从而结束访问所以 I/O类型为 output，且低电平有效； Pin8ADD ON的 EMBCLK，由仿真 ISA完成总线的 IRQ 引脚产生的中断信号就直接送到 EMBCLK，从而实现中断，所以其 I/O 类型为 output。其中 Pin3， 15， 23， 35 固定的连接 VCC， Pin10， 22， 30， 42固定的连接 GND。 Pin2，4未用， Pin7， 13， 32， 38用于编程下载具体的引脚情况 (见附录 2)。通过上述的分析和整理之后，即可形成大体的逻辑关系。 5.4 使用 MAX+PLUS II 软件和 VHDL语言编程实现电路逻辑 10. 步骤 10 ： 通过以上的各步骤的工作，已经掌握加密芯片的基本的逻辑情 况，现在所需江苏大学本科学位论文 -29- 要的是使用一种硬件描述语言和一个软件编辑环境将这种逻辑结构描述出来并编译，下载输出（以备调试之用）这里选用 9VHDL语言并使用 10MAX+PLUS II 10.2 版的软件环境。下面将对 MAX+PLUS II 的使用情况做一个简要叙述。因为使用的是 VHDL，所以仅使用到其中的文本编辑器来进行编辑，并选用 MAX 系列的 EPM7064LC芯片，该款芯片与 ATF1504可实现完全替代。程序写完之后，下一步就是编译，通过编译后，就会将输入输出分配到所选芯片的引脚上面，因为是要解密，为保持原有芯片各引脚 的布局，将各输入输出信号分配到原来所使用的芯片引脚上，使用 MAX+PLUS II完全可以做到这一点，然后重新编译，将生成一个编程目标文件（ *.pof），将这个文件通过下载电缆下载到新的空白芯片中即可，最后调试。在这个 VHDL程序中，仅包括三个部分：