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一种基于锁相环的时钟系统设计上网时间 : 2003年09月13日收藏 打印版 推荐给同仁 发送查询 相关文章 浩凯微电子：正在崛起的本土新兴IP供应商 (2008-03-12) 基于SMIC 90nm CMOS工艺，浩凯微电子高性能时钟锁相环IP问世 (2008-01-30) 浩凯推出低抖动、超宽范围的高性能时钟锁相环IP (2007-11-07) 利用片上时钟实现更高性能的全速测试 (2007-08-28) 德州仪器发布一系列可编程的1:4锁相环时钟发生器 (2007-07-18) 更多相关文章 精品文章中国大陆最具发展潜力的10家IC设计公司 完美变身展望未来，恩智浦高管谈2008战略 2007年十大模拟混合信号IC和数字IC评选 数字融合机遇与挑战并存，中国和印度将成掌握其命运的“操盘手”？ 纪念岑英权博士 更多精品文章本文介绍了一种基于CMOS工艺的高性能处理器时钟系统设计，设计频率为200MHz，VCO的相位噪声为-110dBC/Hz100kHz。作者详细分析了锁相环路的结构及组成，并介绍了消除噪声的设计方法。 锁相环广泛应用于时钟系统设计中，其中包括相位同步以及时钟倍频等应用。通常，当芯片工作频率高于一定频率时，就需要消除由于芯片内时钟驱动所引起的片内时钟与片外时钟间的相位差，嵌入在芯片内部的PLL可以消除这种时钟延时。此外，很多芯片控制链逻辑需要占空比为50%的时钟，因此需要一个2倍于此的时钟源，集成在芯片内部的PLL可以将外部时钟合成为此时钟源。 系统集成PLL可以从内部触发，比从外部触发更快且更准确，能有效地避免一些与信号完整性相关的问题。系统集成PLL的另一个显著特点是通过调节位于锁相环反馈回路中的时钟树缓冲区中的参数，锁相环能够产生相对于参考输入时钟频率不同倍率的内核时钟，这种调节能确保芯片和外部接口电路之间快速同步和有效的数据传输。 在高性能处理器时钟系统设计中，通常需要锁相环产生片上时钟。本文以一种200MHz的时钟系统设计为实例介绍一种基于锁相环的时钟系统设计，其中输入参考频率是25MHz，相位噪声为-100dBc/Hz100kHz,压控振荡器增益为380MHz/V,工作电压为5V。仿真和测试结果表明该设计能满足系统要求。 环路结构 以锁相环为基础的时钟产生结构如图1所示：外部25MHz的参考时钟信号或总线时钟(BusCLK)先进入到一个接收缓冲器，在进入鉴频鉴相器(PFD)之前要经过一个分频器，分频系数为M1，得到图1中i，然后与从分频器M6来的内部反馈信号o在PFD中比较，得到误差信号e，它将作为电荷泵以及滤波网络的输入，用以控制压控振荡器(VCO)。 VCO的输出先经过M3分频，再通过缓冲以后产生系统的主时钟PClk。同时，主时钟在进入分频器M6之前先通过H树形时钟分布网络，最后返回鉴相器，这样就形成了整个反馈回路。从平衡的角度来看， PFD的两个输入必须在频率和相位上保持一致，因此所得到的芯片内核时钟和输入的总线时钟的比值fpclk/fbus必须与M6/M1相等。通过改变M6以及M1的值，可以得到输入时钟频率的整数倍或者分数倍值。由于芯片要求时钟不能出现漂移，所以输出时钟占空比以及系统的相位调整能力必须对环境以及工艺参数变化不敏感。VCO的输出也可以切换到分频器M5上，得到的输出可作为二级高速缓存(L2)的时钟。同理，fvco=M3fpclk =M5fL2CLK，二级缓存的输出频率也可以通过调整M3以及M1来得到理想的值。 环路构成分析 整个环路中包括鉴相器、滤波器、压控振荡器、分频器、共模抑制和锁定检测等模块，以下介绍主要模块的结构： 1. 鉴相器 数字鉴频鉴相器产生的输出信号能够表达频率及相位相对超前或者滞后信息，然后送到电荷泵。复位信号到达以后，i的每一个上升沿都触发“UP”信号，直到o的一个上升沿到达，这样就结束UP的置位状态转入系统复位状态。同样，如果o上升沿先于i到达， “DOWN”被置位，直到i的一个上升沿到达，继而转入复位状态。除非两个输入相位以及频率非常接近，即进入所谓的“鉴相死区”，一般脉冲的宽度正比于两个输入之间的相差大小。鉴相器结构如图2所示。 2. 压控振荡器 压控振荡器是锁相环中关键部件，在实际应用中有很多种结构，图3是一种常用的结构。其中D延迟单元是整个环路的关键部件，选择单元M负责选择不同的数据通道。 从图3中可以看出，整个压控振荡器是建立在一个带有内部延迟单元的环形振荡器基础上。与灌电流型以及电流调制型压控振荡器相比较，此类差分环形振荡器非常广泛地用在芯片时钟发生电路中，同时内嵌延时单元的压控振荡器有相对较低的VCO增益，所以非常适合于差分控制以及信号路径上电路的实现。实验表明，具有低增益内嵌延时单元的振荡器的“抖动”明显比高增益环小很多，因为在低增益结构中噪声很容易解耦。振荡器内嵌延迟环节的工作频率一般有一定限制，为确保环路单调性，一般上下限之比必须小于2:1，但也可以通过选择适当的分频器比例系数，或者在VCO的信号路径上增加编程能力来有效提高其工作频率范围。 压控振荡器的频率范围取决于路径上最长、最短延时，如图3所示，外围虚线框表示最大频率fh的路由，它历经3个延时单元D以及一个选择单元M，内虚线框表示最小频率fl的路由,它的路径包括6个延时单元D以及一个选择单元M，不同单元的选择同时会影响压控振荡器的增益以及环路中心频率。频率范围可以用多路开关来选择不同延时路径来单独确定，从而非常灵活地调节VCO的频率范围，远超于由VCO增益所决定的频率范围。 图3中的延迟单元及选择单元可以建立在PMOS型源耦合差分放大器基础上，该类型放大器带有NMOS型负载，它同时能实现压控摆幅调整，主要通过调整电压及改变有效负载线来实现。电流源的高阻态增加了对源耦合部件的电源噪声抑制，同时，N阱也有效地隔离了P型衬底上的大量噪声，增加系统噪音抑制性能。 仿真结果 使用Cadence中的SpectreRF对所设计电路进行仿真，利用0.6m，3V/5V，双多晶(Double Poly)、双铝(Double Metal)CMOS工艺参数。VCO是锁相环中关键模块，对VCO做PSS以及PNoise分析，可得到其相位噪声图形，如图4所示，在100kHz处相位噪声近似为110dBc/Hz。图5是VCO的增益曲线，增益约为380MHz/V，有较好的线性度。 设计总结 由于锁相环中包含模拟电路，噪声干扰也是设计中需要克服的问题。大型数字电路翻转所产生的电源噪声影响锁相环中模拟电路的工作，输出的时钟周期将会因为电源噪声或者其它干扰源(例如MOS管的热噪声)的影响而改变，通常把它称为输出“抖动”。时钟抖动将直接影响到集成电路最高的运行频率，因为它将减少可用的时钟周期。随着可用时钟周期减少，在关键路径上的数字电路在一个周期内得不到足够长的时间来处理数据，直接导致所谓 “关键路径错误”。此外，有大功率芯片干扰或者数模混合电路共衬底时，电源噪声的影响更加明显。 频率为fm的噪声源在输出端引起的频率偏差fout以及相位偏差out可以表示为: out=fout/fm 高频噪声和低频噪声因产生机理不同而体现出来的性能也相差很大,所以在不同的应用场合对其采取的抑制方式也不一样。低频噪声一般包括电源纹波、电阻和晶体管随机热噪声、晶体管随机闪变噪声等。高频噪声主要是来自数字电路的高速翻转以及芯片控制部件的快速切换，在芯片时钟设计中，该类型噪声占主导地位。高频噪声因为其频率比较高，所产生的相位偏移out比较小，一般高频噪声用周期性的“抖动”来描述。 经典的锁相环路中包含有模拟电路，因此对噪声非常敏感，对于片上集成的锁相环路一般采用以下措施来消除噪声： 1. 用电源和地线包围整个锁相环。地线圈能够使锁相环周围的衬底电位保持稳定，恒定的衬底电位能够抑制噪声，而输入输出单元以及其它逻辑电路引入的噪声大部分是通过衬底耦合引入的。 2. 将锁相环路