频综设计任务书.docx

xxx 设计方案confidentiality level频综设计任务书一、设计题目：S波段信号源二、设计内容及要求：（1）了解信号源工作原理;（2）实现信号源功能；（3）根据任务要求设计电路各功能模块； （4）采用ADS仿真，分析仿真结果； （6）提交设计报告、仿真程序，格式见后。设计报告应包含设计原理分析、相关软件描述、仿真波形分析，结果、参考资料等。三、指标要求参考频率：100MHz输出频率：1.28GHz步进频率：20MHz 输出功率：12d Bm 相位噪声：-95d Bc/Hz10k Hz 杂散抑制：70d Bc 谐波抑制：15d Bc 环路锁定时间：20us四、成绩评定：设计报告（60%）、设计文件（40%）目 录Table of Contents1概述41.1研究背景41.2研究现状41.3本文研究内容62主要特性62.1系统功能63功能描述104系统设计114.1系统总体设计114.2控制单元方案的设计124.3 信号发生单元的设计125模块设计135.1参考时钟模块设计135.1.1功能描述135.1.2功能实现145.2锁相环模块设计145.2.1功能描述145.2.2功能实现145.3功率放大器模块设计215.4MCU模块设计225.4.1功能描述225.4.2功能实现225.5电源模块的设计236仿真及分析246.1246.2277结论328参考资料331 概述1.1 研究背景 21 世纪信息时代的来临，促使了无线电通信技术的迅猛发展，作为其核心部件之一的频率源，其高频率准确度、高稳定度、以及高速的频率转换速度在近些年得到了科学研究的高度关注。传统的频率源，诸如晶体振荡器、LC 振荡器，前者虽然有着满足通信系统要求的高稳定度和高精度，但是其只能输出固定频率，转换频率十分不便；后着固然在频率转换方面有着先天的优越性、但是频率稳定度的欠缺大大限制了其的应用。鉴于此，为了综合以上频率源的优点，在 20 世纪30 年代出现了一种新的技术，即频率合成技术，又叫频率综合。它最初的方式是把频率直接合成，即采用混频技术，把几个晶体振荡器这类高稳定度的频率源的输入直接合成到我们要求的输出频率上。但是这种方式使用的参考源多、设备笨重，所以后来经过几十年的发展，现在所采取的频率综合通常是只需要一个高稳的晶振，然后把它的输入用一些诸如混频、分频、倍频等处理方式来实现对其的线性运算，以达到我们最终所希望的频率点上。采用此方法后输出的频率继承了参考源的高稳定度等优异的性能，同时又能很方便的转换输出频率。所以，该技术得到了很好的应用。基于锁相技术的频率合成器的最早应用，出现于20世纪40年代，作为电视接收机水平和垂直的扫描同步电路，其使电视的同步性能得到重大的改进。但是这项概念却是在1932年，由法国科学家H.de Bellescizeze提出2。在之后的几十年内，锁相技术得到了意想不到的迅猛发展。特别是在集成电路技术发展成熟后，集成的锁相环芯片的出现，更是因其性能好、体积小、价格低廉及使用方便等优点让锁相环频率合成器越来越多的应用于现代通信系统。如今，越来越多的厂家生产出了适合各种频段的PLL芯片，其优越的性能，特别是在高频段所表现出的低相噪，使越来越多的人选择使用PLL芯片来设计所需频率源。加之PLL芯片所带来的简化设计、低成本、以及自行搭建外围电路的高灵活性更是让基于PLL芯片设计频率合成器成为频率源设计的主流手段。本文正是在这一背景下，所设计了一个输出2.4G-2.5GHz的锁相频率合成器，其可用于诸如Zibee、蓝牙、等多种无线通信领域1.2 研究现状随着锁相技术在频率合成、调制与解调、FM立体声解码、跟踪滤波器、锁相接收机等各领域的广泛应用，使其在最近几十年得到了迅猛的发展。由于现代通信技术所要求的低成本、低功耗、小体积等设计指标，使CMOS集成锁相环已成为研究趋势。由于CMOS工艺的不断发展，前端RF收发机设计技术已趋于成熟，但是由于缺乏高性能的片上系统芯片（Soc），要实现全集成的CMOS频率合成器仍然面临着许多问题89。国外对于频率合成技术研究起步早，重视度高，其技术已遥遥领先于国内。其一些厂家诸如德州仪器（TI）、美国国家半导体（Nation Semiconductor）、模拟器件（Analog Device）、高通（Qualcomm）、摩托罗拉(Motorola)等公司生产的集成锁相环芯片因其优越的性能而被广泛的应用于通信、雷达等领域。美国模拟器件（Analog Device）公司（又称亚德诺半导体技术有限公司）最新所生产的 ADF4108 系列芯片带宽已达 8GHz，因此若采用此芯片设计高频系统，可以省去倍频器或预分频器，从而简化系统架构并降低成本。采用 ADF4108 芯片只需配合一合适带宽的 VCO，搭建少量的外围电路就可设计出高新能的频率合成器。它主要用于宽带无线接入卫星系统、仪器仪表、无线局域网(LAN)、无线电通讯基站等领域。 美国国家半导体（Nation Semiconductor）于目前推出了 LMX2541 系列的高性能、低功耗锁相环芯片，其工作频率范围覆盖 31.6MHz 至 4.0GHz，拥有目前全世界 PLL 芯片里最低的噪声基底-225d Bc/Hz，在 2.1GHz 频率提供小于2milli-radians (mrad) root-mean-square (RMS)的噪声，在 3.5GHz 频率提供小于3.5mrad RMS 的噪声。由美信（MAXIM）公司所生产的 MAX3673 芯片是一款拥有行业内最佳抖动指标的时钟频率合成器。其可接收两路基准时钟输入，并产生九路相位对齐的输出。该器件具有 40k Hz 抖动传递带宽、0.3ps RMS(12k Hz 至 20MHz)的集成相位抖动和优异的电源噪声抑制(PSNR)，非常适合在无线基站系统中进行抖动去除、频率转换和时钟分配。 富 士 通 （ Fujitsu ） 公 司 的 PLL 系 列 芯 片 产 品 因 其 覆 盖 频 率 范 围 广（100MHz-6GHz）而主要应用在无线通信系统中。如其公司生产的 MB15E07SR芯片拥有很好的低噪声特性，其工作电压为 2.7-5V，并采用该公司独有的 Bi CMOS技术。该芯片内置预分频器 2.5 GHz 串行输入锁相环，其高性能电荷泵可以提供更为稳定的 4.0m A 输出电流。在国内，锁相环芯片的生产还处于初期发展阶段，各公司生产的产品大多不如国外公司的性能优越。所以在要求高性能的系统中，大多选择国外进口的频率合成器产品。虽然如此，但国内近几年在频率合成器产品方面取得的进展还是有目共睹的。比如中电集团10所旗下的成都天奥电子股份有限公司所生产的频率合成器拥有很高的频率输出，可达16GHz，在相位噪声和跳频时间方面也有不错的性能。除此之外，像中电集团24所及重庆西南集成电路设计有限公司等国内公司也致力于生产出高性能的频率合成器。国内对PLL频率合成器产品需求很大，仅移动通信领域就占很大的比例，因此中国发展自己具有自主产权的频率合成器产品势在必行。1.3 本文研究内容 本课题来自于课程设计，对S波段低噪声频率合成器进行设计，主要考虑在S波段工作的杂散水平、相位噪声以及频率转换时间，同时兼顾成本、体积和功耗等方面的影响。直接式体积太大、成本较高、杂散也较难抑制，直接数字式工作频率较低、杂散很难抑制，经过综合考虑，采用锁相式频率合成器，虽然这种实现方式也存在频率步进和跳频时间的相互制约的问题，但通过采用分数频率合成芯片，这些方面的问题也得到了很好的改进。本论文在第一章首先对频率合成器研究背景进行了说明，然后阐述了国内外最新的研究进展；第二章将首先系统地分析了锁相环的原理以数学模型，重点探讨了锁相环的噪声和杂散抑制度，对本系统指标进行了详细的分析。第三章结合课题要求，阐述了本课题中S波段信号源的功能要求第四章阐述了本课题中频率合成器的实现方案，详细说明了各模块的性能参数；第五章对各个模块的设计和实现进行了详细的说明第六章是对运用ADS对组成锁相频率合成器的核心部件压控振荡器进行了设计和仿真：2 主要特性2.1 系统功能主要功能：本系统主要是实现S波段信号源，它的性能需要一系列指标来表征，现对整个设计所期望的类型如表2.1所示：表2.1功能备注频率范围1.2GHz8GHz参考频率100MHz步进频率20MHz最大输出功率12dBm相位噪声谐波抑制比杂散抑制比锁定时间-95dBc/Hz10kHz70dBc15dBc20us人机交互键盘、LCD12864屏幕频率调节能幅度调节能相位噪声理想情况下，锁相环的输出信号在频域是一条单一的谱线，如图2-1(a)所示，但实际中所有信号的频域上的谱线都不会绝对纯净，总会因为噪声的影响形成调制边带。这个调制边带会令频谱波形发生畸变，使得输出信号的频谱从一条单一谱线，变成以载波为中心向两边连续分布着调制边带的宽频谱，形成频谱的扩展，如图2-1(b)所示。图2.1 锁相环输出频谱图（a）理想输出；(b)实际输出各种噪声作用于系统中会引起输出信号的相位发生随机的变化，我们把它称为相位噪声。相位噪声作为频率合成源一个非常重要的指标,它是偏离输出频率某偏移量的1Hz 带宽内功率密度和载波功率之比。相位噪声的单位为dBc/Hz，它与频率合成源中的任何一个元件都有关系。图2.2 单边带相位噪声示意图实际测量得到相位噪声的频谱是以输出频率为中心、左右对称的，于是通过测量单边带相位噪声，可以看出短期频率稳定度的好坏。单边带相位噪声定义为：偏离输出频率为处，每1Hz带宽的单边带功率与输出功率之比，一般用表示(如图2.2 所示)。如今锁相环频率合成源几乎都采用电荷泵型PLL(CP-PLL)，下面将对它的相位噪声进行分析。它的相位噪声模型如图2.3 所示图2.3 锁相环的噪声模型 实际环路工作时，环路的各个部件如鉴相器、环路滤波器、分频器、压控振荡器等都会产生噪声，图5.3表示了锁相环作为频率合成器时考虑噪声后的模型。其中Vi是输入噪声，它起源于输入晶振或参考分频器等；Npd是鉴相器的噪声；Nlf是滤波器或放大器的噪声：Nv是压控振荡器的噪声；Nn是可编程分频器的噪声。断开图5.3中分频器与PD 的反馈回路，定义PLL 频率合成源的开环传输函数为： （2-1）表2-2 CP-PLL中个噪声源相位噪声传递函数噪声源噪声传输函数输入噪声低通PFD/CP噪声低通环路滤波器噪声带通VCO噪声高通分频器噪声低通通过分析，我们可以得到CP-PLL 系统中各个噪声源的相位噪声传递函数，在表5-1 中列出。从表中可看到，要更好地抑制相位噪声，应该遵循的一个原则就是：对于鉴相器，要选择增益大的；对于VCO，则要选择增益小的。同时，也看出近端相位噪声主要由鉴相器、参考频率源和分频器造成，而远端相位噪声主要由VCO造成。对于近端噪声，可以下面的公式进行估算，公式(5-1)、(5-2)和(5-3)分别对应鉴相器、分频器和参考频率源的相位噪声。 （2-2） （2-3） （2-4）上面公式中都含有一个共同项，可见分频比对于相位噪声的影响很大。要想得到较小的相位噪声， 应该使尽量小由于分频器集成在鉴相器芯片中，而参考频率源的相位噪声一般很低，所以在实际考虑中，只需要考虑鉴相器芯片、环路滤波器和VCO 的相位噪声。系统的总相位噪声可以由下式估算：考虑到该课题对相位噪声有较高要求，分频鉴相器我们采用了TI公司（Texas Instruments）具有集成VCO的LM的高性能、宽带宽芯片LMX2594。杂散抑制度杂散(Spur)是指和输出没有谐波关系的一些无用谱。在频谱上，杂散可能对称分布在输出频率两边，也可能出现在输出频率谱线旁边的非谐波关系的离散型单根谱线。杂散与相位噪声的区别在于相位噪声是均匀变化的，而杂散是在相位噪声的基础上凸起来的。杂散谱线的幅度一般都比相位噪声高，通常用与输出频率成非谐波关系的离散频谱功率与输出功率之比来表征锁相环的杂散抑制性能，我们称它为杂散抑制度，以dBc 为单位。杂散抑制度越高表明对无用信号的抑制能力越好。锁相环频率合成源系统中，产生杂散信号的途径有多个：对系统外部的隔离能力差，由外部信号辐射产生；系统内部系统辐射产生；锁相环系统固有的杂散。杂散存在于系统的工作频带内部，其中最主要的是鉴相杂散，它是系统固有的，在频谱上表现位于为鉴相频率的整数倍处。环路锁定的时候，电荷泵会产生周期性的脉冲电流，使环路滤波器的输出电压稳定来控制输出信号的稳定。当鉴相频率较低时，杂散主要是由电荷泵电流泄露产生，这种称为泄露杂散，它会随着温度的升高而增大；当鉴相频率较高时，电荷泵的源电流和沉电流会产生脉冲杂散。对于电荷泵带来的杂散，可以通过采用三阶或者更高阶数的环路滤波器来改善。3 功能描述本系统需要产生1.2GHz8GHz的宽带信号，并且对信号提出了较高的要求。目前通用的信号器发生器主要有两种，一种是DDS（直接数字式频率合成器）技术，另一种是PLL技术。DDS主要由相位累加器、地址寄存器以及波形存储器组成，具有低成本、低功耗、高分辨率和快速转换时间等优点，市面上集成的DDS芯片五花八门，被广泛使用在电信与电子仪器领域。PLL内部具有一套反馈系统，因此相对于DDS技术，其稳定时间稍长，但是PLL技术具有高频率、宽频带范围、频谱纯度高等优点，非常适用于高精度、高稳定性场合。相位噪声是表征频率稳定度的主要指标，因此，本系统采用锁相环实验。4 系统设计4.1 系统总体设计 从频综信号源设计要求可知：需要一个外部输入设备来输入需要的频率值；需要一个显示设备把这个频率值显示出来；需控制可调衰减器；还需一个信号发生电路产生所需的频率信号。根据上述要求，可把信号源的设计分为两个部分来实现：信号发生单元与控制单元。控制单元主要完成频率输入、显示频率值、控制衰减器、传送频率值信息至信号发生单元等功能；而信号发生单元用于产生一个信号，该信号频率值是控制单元接收到的键盘输入值。两个单元间利用通信接口来实现信息的交换，即控制单元的键盘输入值可由控制单元控制器利用通信接口传送值信号发生单元，然后信号发生单元输出需要的频率值。结合上面的分析，可设计频综信号源的总体方案如图4-1示：图4.1 系统的总体设计在压控振荡器的信号从模拟转换为数字(方波)形式之后，与线性接收机的电路类似，剩余的工作就要有频率合成器芯片来完成。VCO收到一个模拟电压控制信号，该控制信号来源于集成芯片的鉴频鉴相器的数字脉冲。现代鉴频鉴相器作为锁相环芯片的一部分，采用边沿控制触发环路锁定和产生或正或负的脉冲信号，这种相位检测器的输出部分通过电荷泵和低通滤波器(至少包括一个大电容)，由此产生的直流控制电压(它最终决定振荡器频率)。本课题以美国国家半导体公司(National Semiconductor)的频率合成器芯片LMX2492为核心来设计，此外。对于采用锁相环实现的频率合成器，压控振荡器的性能对整体的影响的非常大，关于压控振荡器的设计将在下一章中进行详细的介绍。滤波器采用无源二阶低通滤波器。鉴频鉴相器的两个输入比较信号分别为15M Hz晶振提供的参考输入信号年Dvco经过可编程的输出信号，所产生的相位误差信号经过低通滤波器后，对VCO实现频率牵引，使环路达到锁定目的。单片机将VCO的分频比送入LMX2592，并通过改变分频器的分频比，实现满足要求的输出频率范围和频率步进，并将其在单片机交互界面中显示出来。4.2 控制单元方案的设计根据4.1节的描述可知，控制单元主要要实现的功能包括： 1.接收并存储使用者手动输入的频率值信息； 2.通过通信接口发送频率值信息给信号发生单元；3.显示输出频率值；4.控制衰减器并显示衰减值。要满足以上的需求，可使用一个控制器来实现各种控制功能，包括记录输入频率值，控制频率值信息的传送，控制显示和控制衰减；使用一个显示设备显示输出频率和衰减值；使用输入设备和存储设备接收并记录外部手动输入值。根据上述分析，可采用控制器，显示设备，输入设备和存储设备等来实现控制单元的功能。因为课题中信号源主要用于实验途径，对显示设备和输入设备要求不高，并且输入频率值的信息量较小，不需进行高速实时通信，因此可以通过图3-2所示的方案来实现。图4-2中，单片机本身携带的片内存储器可用来记录键盘的输入频率值，同时单片机还能控制数码管显示频率值和控制数控衰减器的衰减值，并且单片机本身集成有通信接口，这些接口的速度能够满足传送频率值信息的需要；数码管可以显示输出的频率值信息和衰减值信息；矩阵键盘连到单片机可用于接收操作者输入的频率值，因此图4-2控制单元方案完全能够满足控制单元的功能要求。图4.2 控制单元方案4.3 信号发生单元的设计根据4.1节所述，信号发生单元主要用来产生介于1.2GHz8GHz间，功率不小于12dBm,功率调节范围60dBm,相位噪声小于-95dBc/Hz,抑制比大于15dB，步进为20Mhz。 DDS作为常用信号源，输出分辨率可达Hz级别，但是DDS输出频率不高，只能达到参考信号的40%，而就目前DDS产品的技术水品来讲，DDS参考频率最高为1GHz，因此单独使用DDS不能达到设计指标要求的输出频率范围；另一方面，PLL输出频率可以很高，输出相噪也能做到很好，因此，可以考虑采用一个单独的控制器来控制PLL的工作，而这个控制器只要能跟控制单元中的控制器进行通信，从信号发生单元中的控制器得到输出频点，并控制PLL工作输出需要的频率，那么就能满足设计要求从4.2节的描述中可知，控制单元中控制器采用的是单片机，那么信号发生单元的控制可采用同类型且具有相同通信接口的单片机，这样两个单片机之间不需进行通信接口转换，就能利用单片机自带的相同接口进行通信。根据前面分析，要达到信号发生单元的设计指标，需要选择一个合适的pll锁相环频率合成源来实现，首先分析一下锁相环频率合成源。整数型频率合成源在基本锁相环的反馈电路中加入可编程整数N 分频模块，就构成了整数型频率合成源传统的整数型频率合成源通常使用低参考输入频率，它有下面几个缺点。第一，由于它的环路带宽很窄，因此它的锁定时间会很长；第二，参考输入的杂散以及它的谐波会分布在低偏移量的频率中；第三，分频比大，使得带内相位噪声会较高；最后，环路带宽很窄，不能很好地抑制VCO 的低频相位噪声。小数型频率合成源小数型PLL 频率合成源可以很好地克服上节中提到的整数型PLL 频率合成源的几个缺点。它的分频比是一个小数，那么人们可以用一个频率较大的参考输入信号来得到一个较小的频率分辨率。但是小数型PLL 频率合成源在原理上有一个缺陷，由于它采用固定模式的双模分频器，因此会带来低频杂散。这些杂散常常位于环路通带内，只能通过适当的方法把它们抑制在可接受的范围内。多环路频率合成源在整数型频率合成源中，若使用单环路输出，有些情况下它需要很大的分频比，这样带内相位噪声会比较大。通过增加一个副环路来组成双环路频率合成源，可以有效地减小分频比。双环路结构的频率合成源可以减小相位噪声，提高信道间隔，缩短锁定时间，在实际中应用十分广泛，双环路频率合成器可以有效减小分频比，但是由于引入了更加多的有源器件，也就是说带来了额外的噪声。所以在设计的时候需要根据实际考虑周全，选择合适的设计方案。根据上述分析结合该课题性能要求，小数型PLL可以得到很低的相位噪声，通过滤波器的合理设置，也可以得到较合理的杂散抑制度，因此该系统的频率合成源选择小数型PLL。5 模块设计5.1 参考时钟模块设计5.1.1 功能描述该模块用于产生100MHz的信号来作为PLL模块的鉴相器的参考5.1.2 功能实现输出信号的杂散在环路带宽以内是由参考晶振来决定的，它们之间关系为： PNOUT=PN 晶振+20LogN； 若以6MHz鉴相频率来算，当输出为2.52GHZ时N=412，设计指标要求达到的相噪为-75dBc/Hz10kHz，则晶振的相噪必须满足： -75-20Log412=-75-52.3=-127.3dBc/Hz，考虑到 PLL 的参考频率是由 DDS 所提供，而 DDS 对参考晶振的相噪存在恶化作用，因而所选择的参考晶振的相噪至少应该保持在-135dBc/Hz10kHz 以上。此处选择的晶振指标如表5.1所示。表5.1晶振参数5.2 锁相环模块设计5.2.1 功能描述锁相环是本系统的设计核心，是s波段信号的来源。锁相环模块主要包括集成的锁相环芯片、高稳定参考时钟以及外围配置电路。现有的很多锁相环都是集鉴频鉴相器、环路滤波器、VCO以及分频器于一体，只需要外接晶振，并且对内部寄存器进行配置就能工作。5.2.2 功能实现5.2.2.1锁相环路设计 基于设计所需的要求，本系统选取了TI公司的锁相环集成芯片LMX2594，该芯片集成了基于电荷泵的鉴频鉴相器、压控振荡器VCO、分频器于一体的宽带频率合成器。该芯片的特性描述如下： 输出频率范围从 10MHz 至 15000MHz 相位噪声性能行业领先s 压控振荡器 (VCO) 的相位噪声：在 15GHz 偏移时为 110dBc/Hz（对于 15GHz 输出）s 标准化锁相环 (PLL) 噪底：236dBc/Hzs 标准化 PLL 闪烁噪声：-129dBc/Hz 鉴相频率s 相位检测器频率分数模式下高达 200MHz，在整数 N 模式中高达400MHz 支持分数 N 和整数 N 分频模式 双路差分输出 减少毛刺的创新型解决方案 20s 快速校准模式 可编程的相位调整 可编程的电荷泵电流 可编程的输出功率大小 串行外设接口 (SPI) 或 uWire（4 线制串行接口） 单电源供电：3.3VLMX2594的简化内部电路图如图5.1所示：图5.1 LMX2594的内部简化电路LMX2594的配置电路如图所示，工作时，参考频率由OSCinP和OSCinM管脚输入，该频率可通过片内倍频器、分频器之后进入鉴相器，作为鉴相器的基准频率。鉴相器获得N分频器输出频率与基准频率的相位差，输出携带相位差的脉冲信号，脉冲信号驱动电流泵输出。电流泵输出CPout通过外部环路滤波器滤波处理后获得稳定的控制电压，控制VCO输出射频信号。VCO的输出射频信号一方面通过分频器得到输出信号RFout，另一方面作为反馈信号，通过分频器进入鉴相器，构成反馈环路。如果鉴相器感知N分频输出频率与基准频率的相位存在差异，则通过电流泵、环路滤波器输出控制信号，控制VCO使之趋向预设值，使得VCO输出信号通过N分频后与基准频率同频同相，系统达到稳定，同时通过LD输出锁定信号。环路滤波器是锁相环系统的重要部分，直接影响锁相环的性能指标。环路带宽变大时，带内噪声变大，频率稳定度下降，但是锁定时间缩小，因此环路滤波器的选择应该就实际要求精心设计。为了简化设计，TI公司提供环路滤波器的设计软件PLLatinum Sim，能够方便地获得环路滤波器参数。由于设计要求输出1.2GHz到8GHz的射频信号，目前市面上的单独一个VCO无法产生如此宽带的信号，但是LMX2594内部有6个VCO振荡器，每个VCO工作在不同带宽的信号，分别工作的频段为：7500-8600MHz、8600-9800MHz、9800-10800MHz、1200-12900MHz, 2900-13900MHz、13900-1500MHz。如表5.2所示。表5.2 VCO不同VCO的频率从VCO到最终RFout输出还经过分频，通过MCU对分频器的控制,最终产生10MHz-15GHz的信号。输出通道的分频结构如图5.2所示图5.2输出通道分频器结构借助TI公司的PLLatinum Sim软件对LMX2594的关键参数进行设计仿真，软件的设计结果如图5.3所示。结果显示所设计的环路滤波器采用3阶无源滤波器，图中显示滤波器参数为：C1=0.18nF、C2=330nF、C3=1.5nF、R2=27、R3=470。在此设计情况下，输出的信号频率为8000MHz,并且在图5.3的左下角部分中分别给出了系统总的相位噪声图、VCO的相位噪声图、PLL环路的相位噪声图以及环路的相位噪声图，在图5.3的左上部分的“Model as MulticoreVCO”选项的下面是LMX2594的VCO的选择，有6个可选，图中选择的是VCO1，结果显示相位噪声在-100dBc/Hz10kHz以下，完全满足了设计中的-95dBc/Hz10kHz以下的要求。图5.3 LMX2594的参数设计图5.4为输出频率为119.4MHz时的情况，结果显示此时的相位噪声都在-130dBc/Hz10kHz以下。满足题目要求。除此以外还可以在图5.所示中的右半区域选“Lock Time”选项来查看相位锁定时间。图5.4 输出为119.4MHz情况图5.5 输出频率为7.5 GHz、fOSC = 100 MHz和 fPD = 200 MHz情况下闭环相位噪声图5.6 输出频率为3.5 GHz、fOSC = 100 MHz和 fPD = 200 MHz情况下闭环相位噪声图5.7 输出频率为8GHz、fOSC = 100 MHz和 fPD = 200 MHz情况下闭环相位噪声图5.5、5.6、5.7分别是LMX2594在fOSC = 100 MHz和 fPD = 200 MHz输出为7.5GHz、3.5GHz、8GHz的情况下的闭环相位噪声，分别为-110.6dBc/Hz10kHz、分别为-117dBc/Hz10kHz、分别为-110.0dBc/Hz10kHz，满足任务要求。5.2.2.2 输出功率的配置LMX2594是一款输出功率可配置的集成VCO锁相环芯片，从芯片数据手册上摘录的输出特性表（表5.3）所示，通过配置上拉方式，即是用电感还是电阻来上拉，从而改变最终的输出功率，其配置电路连接方式如表5.4所示。表5.3 输出功率配置方式表5.4 上拉方式电路图在图5.8中可以看到不同配置方式最终输出的功率变化曲线。输出功率是随着输出频率的变化儿发生变化的。本设计选用电感上拉配置方式，由于输出功率不是固定的值，只有在输出频率为3.8GHz到5.4GHz间才大于12dBm,所以其他频点不满足任务要求，因此需要再在输出级添加射频功率放大器。图5.8 不同上拉方式功率VS频率曲线从数据手册上还可得到该芯片的典型电路连接图，如图5.9所示。在实际应用中将红色方框中的环路滤波器的参数修改为图5.3中所设计的。图5.9 典型应用电路5.3 功率放大器模块设计5.3.1 功能描述 系统要求实现大于12dBm的输出功率，锁相环的输出功率为只有在3.8GHz到5.4GHz间才大于12dBm，故需要额外加放大器。普通放大器要么是输出功率达不到要求，要么是频率范围不够，还有通带平坦度较差等等缺点，因此本设计直接采用集成的功率放大器实现最后的负载驱动。5.3.2 功能实现图5.10 功率放大器HMC659典型应用电路HMC659是ADI公司推出的DC-15GHz的微波段功率放大器，输出最大功率可达27.5dBm，同时在整个频段内能够提供19dB的固定增益。其具体硬件电路如图所示，输出采用交流耦合的方式，通过BNC接口输出。5.4 MCU模块设计5.4.1 功能描述MCU是系统的控制核心，用于配置LMX2594。在原理验证期间，还不用考虑人机交互界面等复杂功能的实现，因此本系统选取MCU仅仅考虑给LMX2594提供配置信息即可。5.4.2 功能实现图5.1 msp430g2553应用电路LMX2594需要通过SPI时序写入控制字，实现对寄存器的配置。为了方便起见，本系统采用了MSP430G2553作为MCU。MSP430G2553是TI公司的经典之作，素来以低功耗著称，并且芯片逻辑规模较小，产生的数据噪声较小，很实在本系统的使用。芯片内部自带振荡器，无需外接晶振。5.5 电源模块的设计设计中该频综系统的系统输入为5V直流电源，其中给LMX2594的供电为3.3V，使用TI公司的DC-DC降压芯片TPS62150来给LMX2594提供电源。其电路原理图如图5.10所示。图5.10 TPS62150电路图6 仿真及分析本任务书的仿真主要是利用 ADS 计算合适的环路滤波器并估算其锁定时间和相位噪声6.1 计算环路滤波器利用ADS自带的电路仿真模板来得到PLL的环路滤波器的参数。电荷泵的电流选择9mA,仿真电路如图6.1所示。图6.1 PLL 环路响应仿真电路图原理图分为 5 个部分，其中：1. 用于仿真系统闭环特性；2. 变量设置区，用于设置环路各个参数；3. 用于仿真系统开环特性；4. 用于仿真环路滤波器频率响应，求得的 Filt_out 被用作计算的中间值；5. 仿真所需的仿真器、优化器、优化目标及公式编辑器。图6.2 PLL 闭环环路响应仿真电路图图6.2为第一部分闭环PLL频率响应仿真电路图，鉴相增益、滤波器器件值、VCO 压控增益和分频值等各模块的参数都被设置成变量，统一放在第 2 部分的变量设置区内进行设置。信号源不需要设置。第 3 和第 4 部分情况与第 1 部分类似，我们不需要做任何改动。第 2 部分是环路参数配置区，我们需要根据实际的系统参数和设计目标做一些改动图6.3 变量参数图6.3为第二部分，是所有仿真所需的变量参数，变量列表 VAR1 内是环路各模块的参数，Kv是VCO 压控增益，根据LMX2594数据手册可设置为73MHz；Id是电荷泵电流，由数据手册设置0.015，即 15mA；N0 是射频分频器的分频数，需改为 80。变量列表 VAR2 内是环路滤波器器件值。变量列表 VAR3 内是设计目标参数，UnityGainFreq 是期望的环路带宽，需设置为10kHz；Min_Phase_Margin 和 Max_Phase_Margin 是期望的最小与最大相位裕度，设置最大值改为 50_deg；SpurFreq 和 CL_SpurAtten 是杂散频率和杂散频率处的衰减值，一般不需要改动，保留原值即可。图6.4 变量参数 图6.4为第 5 部分。这里有 4 个交流仿真器、1 个优化器、5 个优化目标、2 个公式编辑器和 1 个扫描计划。扫描计划(SWEEP PLAN)：这里可以设定扫描的范围，这里我们不需要做任何改动；交流仿真器(AC)： 用 于 设 定 该 原 理 图 采 用 小 信 号 交 流 仿 真 (AC Small-SignalSimulation)。其中，AC1 设置为单频点仿真，频率为环路带宽的值，可以写 10kHz，也可以写 UnityGainFreq；AC3 也设置为单频点仿真，频率为之前所设定的 SpurFreq，即 1MHz；AC2 设置为使用扫描计划 SwpPlan1，扫描变量(SweepVar)为 freq；优化器(OPTM)： 优化器用于设定优化算法的类型。自动生成的原理图模板内，优化算法类型为 Random（随机类型），其效果不理想，我们把优化算法类型改成Hybrid（混合类型），停止次数改成 1000。仿真结果如图6.5，图6.6、图6.7所示，图6.5开环闭环幅度响应图6.6开环闭环相位响应图6.7仿真结果显示相位裕度为57.588。6.2 查看PLL锁定时间仿真电路图如图6.7所示，原理图主要分为 3 部分。第 1 部分是 PLL 环路参数的设置，第 2 部分是系统仿真框图，第 3 部分是仿真器。图6.7 PLL锁相时间仿真电路如图6.7所示。这里 PLL 环路被简化成 3 个模块，环路滤波器、鉴相器+电荷泵（PFD3）以及带分频器的 VCO（VCO2）。VCO2： 内部带有分频器，分频比受阶梯电压源 SRC4 控制。因为我们只查看单一频点的锁定时间，所以可以把 SRC4 旁路掉，或者把其阶梯跳跃电压 N_Step 配置成 0V。PFD3： 其输入一端来自 VCO2，一端来自信号源 SRC6（时域、直流）。该鉴相器只需要输入信号的频率信息。信号源SRC6的电压值被设置成变量，由变量VAR9内的关系式决定，它的频率是 Fref，即300MHz。我们也可用一个交流信号源来替代。滤波器：其各个元器件值统一在变量 VAR1 中填写。图6.8 参数设置仿真参数设置如图6.8所示，其中：VAR1： 这里的变量是环路滤波器器件值，我们把前面仿真得到的数据（表 1）填入。VAR2： Freq_0 是 VCO 起始频率，即 VCO 调谐端的控制电压为 0V时的输出频率。本设计设置为8000MHzVAR3： N_Step 是 SRC4 的跳跃电压，配置为0；Fref是鉴相频率，我们改为 300MHz；Vmax 和 Delay_Time 不需要作改动；Step_Time 是包络仿真器 Env1 的仿真步长，我们设置成 1/(10*Fref)，即鉴相周期的十分之一；Stop_Time 是包络仿真器 Env1 的仿真结束时间，我们改成 1000/Fref，即 1000个鉴相周期，如果该值设置太短有可能会观察不到锁定时间。VAR5： 这里的 Cvco 和 Rvco分别是VCO2的输入电容和输入电阻，保留原值即可。VAR6： Kv是VCO2的压控增益，根据前面的定义改为73MHz；Id是电荷泵电流，改为 15mA；仿真结果如图6.9所示。 图6.9 PLL锁定时间由图6.9的仿真结果可知锁定时间大概6us,满足设计任务要求。6.3 估算相位噪声相位噪声仿真电路图如图6.10所示，仿真原理图分为3个部分，第1