（电路与系统专业论文）深亚微米标准单元的可制造性设计.pdf

浙江大学硕士学位论文 摘要 在集成电路的规模变得越来越大的今天，具有开发周期短、开发成本低和可 靠性高等优点的专用集成电路( a s i c ) 得到了越来越快的发展，这中间性能优良 的标准单元库成为连接a s i c 用户和工艺线之间不可或缺的桥梁。实践证明，没 有可靠的标准单元就无法进行高水平的a s i c 设计。 目前集成电路技术已经发展进入超深亚微米阶段，从0 1 8um 技术节点开 始，半导体制造工艺中广泛采用了亚波长光刻技术。当集成电路的特征尺寸接近 曝光系统的理论分辨率极限时，光刻后的图像将发生明显的畸变，严重的影响产 品的成品率。而且，随着亚波长光刻技术进一步向极限迈进，新的集成电路可制 造性和成品率问题也在不断的涌现。 本文针对波长光刻条件下标准单元设计中可能遇到的与物理设计相关的 可制造性问题，提出了新的工艺规则和解决方法。使用分辨率增强技术和光刻模 拟仿真，以边缘放置错误值和版图面积作为评价标准，实例表明，新的工艺规则 和方法与生产厂家默认规则相比，更适合在芯片设计初始阶段提高产品成品率。 有利于缩短设计周期，增强芯片的市场竞争力。最后基于改进后的0 1 8ui 1 】工艺 规则，完成标准单元版图的可制造性设计工作。 关键词：标准单元；可制造性；工艺规则；光刻模拟 浙江大学硕上学位论文 a b s t r a c t w i t ht h es i z eo fi cb e c o m i n gl a r g e r , a s i cd e v e l o p sf a s t e rd u et ot h es h o r t d e v e l o p m e n tc y c l e ，l o wd e v e l o p m e n tc o s ta n dh i g hr e l i a b i l i t y g o o df u n c t i o n a l s t a n d a r dc e l ll i b r a r yi sa b r i d g et ol i n ka s i cu s e r sa n dp r o c e s sl i n e i ti si m p o s s i b l et o h a v eh i 【g hl e v e la s i cd e s i g nw i t h o u tg o o ds t a n d a r dc e l l n o wv d s m ( v e r yd e e ps u b m i c r o n ) e r ah a sc o m ei ni cd e s i g na n dm a n u f a c t u r ef i e l d b e g i n n i n gf r o m0 1 9 9 mt e c h n o l o g yn o d e ，s u b w a v e l e n g t hl i t h o g r a p h yi s 谢d e l y u s e di ns e m i c o n d u c t o rm a n u f a c t u r ep r o c e s s w h e nt h ei cc h a r a c t e ri sv e r yc l o s et o t h el i m i t a t i o no fe x p o s u r es y s t e mi nt h e o r y , t h er e a ls h a p e sc r e a t e do nt h ew a f e rw i l l b es e r i o u s l yd i f f e r e n tf r o mt h el a y o u t t h ed i s t o r t i o nm a yi n f l u e n c ef u n c t i o n a l i t ya n d p e r f o r m a n c eo fi cp r o d u c t sa n dl o w e rt h ep r o d u c t i o ny i e l d w h a t sm o r e ，w i t ht h e s u b w a v e l e n g t hl i t h o g r a p h yc o n t i n u e se x t e n d i n gt oi t sp h y s i c a ll i m i t ，n e wk i n d so f p r o b l e m so f l cm a n u f a c t u r a b i l i t ya n dy i e l dk e e pe m e r g i n g n e wp h y s i c a l d e s i g n r u l e sa r ei m p l e m e n t e di n s u b w a v e l e n g t hl i t h o g r a p h y c i r c u m s t a n c et os o l v et h ed f m ( d e s i g nf o rm a n u f a c t u r a b i l i t y ) p r o b l e m si ns t a n d a r d c e l ld e s i g n n e wp h y s i c a ld e s i g nr u l e sw h i c ha r ee v a l u a t e db ye p e ( e d g e p l a c e m e n t e r r o r s ) a n dt h ea r e ao ft h ec e l l ，a r ep r o v e d t oh a v eb e t t e r p e r f o r m a n c e i n m a n u f a c t u r a b i l i t ya n dy i e l do nt h eb e 百n n i n go fl cd e s i g np r o c e s s b a s e do nt h en e w d e s i g nr o l e sw h i c hw i l ls h o r t e nd e s i g np e r i o d sa n dw i nc o m p e t i t i o ni nt h em a r k e t ，a s e to fd f m f r i e n d l yo 18 9 i ns t a n d a r dc e l ll a y o u ta r ed e s i g n e d k e y w o r d s ：s t a n d a r dc e l l ；m a n u f a e t u r a b i l i t y ；d e s i g nr u l e s ；l i t h o g r a p h y s i m u l a t i o n l l 浙江大学硕士学位论文 一、绪论 1 1 集成电路的发展历史及现状 自从1 9 5 8 年，美国德州仪器公司研制发明了半导体集成电路( i c ) 之后， 以微电子技术为代表的新技术革命浪潮就迅速席卷了全球，深刻地影响着世界经 济、科技的发展格局，成为经济、科技发展的基石。集成电路的发展水平已成为 衡量一个国家的综合国力的重要标志之一，集成电路产业也成为当前新经济时代 的基础产业和核心。 - 2 0 世纪6 0 年代，i n t e l 公司的创始人之一g o r d o nm o o r e 提出了著名的摩尔 定律，即集成电路的集成度和产品性能每侣个月增加一倍。在过去的四十年里， 集成电路的发展几乎完全遵循这一论断。集成电路的发展历史经历了六个主要的 阶段：从1 9 6 2 年制造出1 2 个晶体管的小规模集成电路( s s i ) ，经过1 9 6 6 年 发展到集成度为1 0 0 - 1 0 0 0 个晶体管的中规模集成电路( m s i ) ，发展到1 9 7 0 年左右的1 0 0 0 - 1 0 万个晶体管的大规模集成电路，1 9 7 7 年研制出在3 0 平方毫 米的晶片上集成1 5 万个晶体管的超大规模集成电路( v l s i ) 。从此世界就真正 的迈入了微电子时代，1 9 9 3 年集成了1 0 0 0 万个晶体管的1 6 mf l a s h 和2 5 6 m d r a m 的研制成功，宣告着集成电路进入了超大规模集成电路( u l s i ) 的时代， 1 9 9 4 年的集成1 亿个元件的1 gd r a m 的开发，标志着甚大规模集成电路时代 的到来。根据i t r s ( i n t e r n a t i o n a lt e c h n o l o g yr o a d m a p f o rs e m i c o n d u c t o r s ) 2 0 0 5 年的报告1 1 】，如图1 1 和1 2 所示，可以清楚地看到，在未来的十几年内集 成电路的制造工艺将不断地提高，尺寸随着线宽迅速减小，芯片上集成的晶体 管的数目不断地增加，并几乎完全的遵循摩尔定律，如图2 所示。i t r s 就像一 只手，不断地推动着半导体技术的前进，2 0 0 7 年发展到6 5 n m 技术，并在向 4 5 n m 、3 2 n m 不断地迈进田。 浙江大学硕士学位论文 图1 12 0 0 5 年f i r s 技术发展路线图( 一) 图1 22 0 0 5 年i t r s 技术发展路线图( 二) 目前，两大方向推动着全球半导体产业的发展，一是不断缩小芯片的特征尺 寸，近几年已从1 0 5 0 3 5 0 2 5 一o 1 8 0 1 3 0 1 1 0 0 9 p m ，正在向 6 5 弭5 3 2 2 2 n m 挺进。2 0 0 3 1 t r s 提出了一个新概念“h 旷，它是指i c 中的 2 浙江大学硕士学位论文 第一层金属线尺寸的半间距，如h p 9 0 n m 于2 0 0 4 年实现。事实上，世界顶级 半导体厂商已于2 0 0 3 年下半年完成了9 0 n m 节点，比2 0 0 3 1 t r s 提前了一年。 二是不断扩大晶圆尺寸，已从1 0 0 1 2 5 1 5 0 2 0 0 3 0 0 m m ，向4 0 0 m m 过 渡1 3 】。 1 2 集成电路设计制造技术的发展 集成电路的快速发展离不开集成电路设计技术的不断进步和制造工艺的不 断更新，经过几十年的发展，集成电路从设计到最后芯片生产的完整流程，如图 1 - 3 所示。其中每个过程包含了若干处理方式，各个过程与处理方式之间又相互 配合，相互制约，保证了芯片设计生产的顺利完成。 i系统规范说明 il 弋之岁7 i功能设计验证 之乡 i逻辑设计验证 il 之乡 i电路设计布局布线 之乡 i i版图设计验证 之乡 l l掩模处理制造 之乡 l硅片光刻制造过程 ii 弋乡 l 芯片检验封装测试 图1 3 芯片设计生产流程 浙江大学硕士学位论文 根据国际半导体技术路线图( i t r s ) 2 0 0 5 的报告我们可以知道，摩尔定律 能否在未来1 5 年或更长的时间内得到延续，从系统逻辑设计的角度来看，主要 面l 临有设计工作的抽象层次、i p ( i n t e l l e c t u a lp r o p e r t y ) 核设计与重用技术和软硬 件的协同设计与综合、e d a 工具支持与算法研究、模拟部件的高层次描述与综 合等挑战；从生产工艺角度来说，其挑战主要来自于光刻技术、晶体管制造技术 以及互连技术三个方面。然而，随着集成电路技术的发展，系统复杂度增高，特 征尺寸缩小，。事实上，工艺制造方留给集成电路设计工程师的设计空间在不断 减小。多种全新工艺步骤的引入和快速发展，新的约束条件的增加，以及制造工 艺中系统性( s y s t e m a t i c ) 、参数性( p a r a m e t r i c ) 和随机性( r a n d o m ) 的误差影响， 使得介于逻辑设计和工艺制造之间的集成电路物理设计面临了更大的压力。物理 设计不仅要实现功能设计、逻辑设计和电路设计的要求，而且要优化面积、速度 等诸多因素，同时还要综合考虑在制造阶段面临的工艺条件的各种约束，这已成 为集成电路设计和制造技术中的一个前沿课题【1 1 。 同时，在整个芯片设计生产过程中，物理设计或者说电路的版图设计是至 关重要的一环。因为电路版图是集成电路设计者和集成电路生产厂家两者的唯一 联系方式。一般来说半导体行业的分工是，设计者完成从系统规范说明到用自动 化的设计工具提取出电路版图，而生产厂家完成余下的集成电路制造过程。生产 厂家只是按照设计者的电路版图来制造电路，他们的目标是生产的电路完全符合 设计者提供的电路版图。集成电路设计者也不用关心具体的生产过程。随着集成 电路的不断发展，集成电路的集成度不断提高，特征线宽不断缩小，对电路版图 精细度的要求越来越高【4 】。 因此，如何在设计过程中，提前考虑到芯片的生产性问题，设计出符合可制 造性的电路板图，就成为一个极其关键的问题。 1 3 标准单元设计的目的和意义 随着半导体工业的迅速发展，集成电路的生产p , f h 大规模进入超大规模阶 段，半导体工艺也发展到深亚微米、超深亚微米的水平。经过四十多年的发展， 相同面积大小的芯片内的晶体管数量成几何级的增长。而集成电路的设计者们在 设计工作中，大多数是基于电路版图开始设计，重复的工作既浪费了人力、物 4 浙江大学硕士学位论文 力和财力，又产生了一定比例的人为错误率。为适应集成电路快速发展的需要， 各种c a d 软件工具和设计方法应运而生。设计工具自动化程度的提高，把工程 师从繁重的版图工作中解放出来。丽上述所有设计自动化的基础和必要条件就是 标准单元的建库技术。 在集成电路设计中，标准单元是采用比较多的一种设计方法。要求预先设 计好标准单元库，并建立综合库和参数库，以便在逻辑综合和逻辑模拟时用。标 准单元库的建设要求模型精确，运算复杂，是l c 设计中的基础工作。开发的a s i c 标准单元库可以使设计人员利用库中的标准单元进行电路系统仿真，版图的自动 布局、布线，版图的工艺规则、电学特性规则检查，版图的参数提取，版图与原 理图对照检查，并且设计人员可以根据实际需要扩充标准单元。a s i c 标准单元 库提高了电路设计的可靠性使电路的设计开发速度加快，开发费用降低。国内 许多单位都有将自己的产品或数字系统集成化的要求，也都面临着如何获得标准 单元库的问题。而国内或i 雪# 1 - 的半导体加工厂家( f o u n d r y ) 目前一般都不提供标 准单元库，许多单位又没有自己建立标准单元库的经验，使标准单元库的建立一 直成为困扰众多用户的一个问题。国外有的集成电路生产厂家能提供标准单元 库，标准单元库参数也仅是淘汰级，且要价不菲或附带有一些条件。国内有些单 位曾作过一些标准单元库，但大都是依据自己的需要，用什么做什么。 因此，建立一个全面的标准单元库是势在必行的，且非常有意义的工作。 1 4 深亚微米集成电路的可制造性问题 伴随着摩尔定律，半导体产业已经跨入深亚微米时代。在获得了预期的高 性能与低功耗的设计效果的同时，人们却发现随之而来的并非全是令人振奋的好 消息。首先要解决的就是光刻精度的问题，随着光刻特征线宽的尺寸越来越窄， 相应的光刻问题就变得极其明显。图1 - 4 是集成电路生产工艺过程用的光刻光源 波长与版图关键尺寸的比较，从中可以看到，由于光刻机光源的波长受技术发展 和资金规模的限制，在可预见的未来并不能够迅速减小f 臁s 0 3 l 而特征尺一寸却在 迅速减小，两者的差距越来越大。i n t e l 公司在2 0 0 3 年也修改了其对1 5 7 n m 光 刻技术的研发计划，准备延续1 9 3 n m 光刻技术直3 2 n m 技术节点阎。 从0 1 8 p mt 艺开始，制造工艺采用了亚波长光刻技术，由于光学临近效 浙江大学硕士学位论文 应( 当曝光线条的特征尺寸接近光刻系统的理论分辨极限时，系统所成的空问像 将产生十分明显的畸变，即发生所谓的光学邻近效应璋彻) 的存在，导致光刻图 形质量严重下降，产生的畸变现象包括：边角圆化，多晶硅栅线端缩短，线宽偏 差等嘲【9 1 0 1 1 1 1 2 1 ，并且随着集成电路特征尺寸不断的减小，畸变变得越来越严重。 图1 - 5 显示了相同形状的版图在不同工艺条件下的光刻成像质量的比较【1 3 1 。 图1 4 版图关键尺寸和光刻光源波长 6 浙江大学硕士学位论文 图1 5 相同形状的版图图形在不同工艺条件下的光刻成像质量比较 对于深亚微米集成电路光刻畸变问题，目前业界主要有两种解决方案。其 一是采用增强分辩率技术( r e t ) 对电路版图g d s i i 文件进行后处理，如光学邻 近效应修正技术( o p c ) 以及相移掩模技术( p s m ) 等；其二则是在设计的时候便考 虑到失真的情况，了解失真的方式再按照失真相反的方向在原图作先期的处理， 这样就可以得到我们想要的图形 1 4 1 。 第二种方法的实现就需要在设计中与生产制造厂家密切配合，按照工艺规 则和参考参数进行设计。目前世界上一些主要的集成电路设计生产厂商，如a m d i b m ，i n t e l ，f u j b u ，m o t o r o l a ，n e c ，t i ，s a m s u n g ，t s m c ，u m c 等在自己的设计 中都采用了各种各样的可制造性技术。然而目前世界上对此仍未形成主流的解决 方案。可见，在集成电路可制造性设计方面有巨大的研究发展空间【伺。 因此对于集成电路的可制造性问题，在集成电路的设计过程中，我们必须 尝试新的设计方法和验证方法，以保证所设计的产品能够被制造。由于可制造性 问题的不可避免性，目前已成为集成电路设计中的一个重要考虑因素，其它一系 列的相关设计技术如标准单元的设计技术等也因此而面临着重大的挑战【1 6 1 。 7 浙江大学硕士学位论文 1 5 本文要完成的主要工作 随着集成电路产业快速的发展，市场竞争日趋激烈，在最短的设计周期内 开发出高质量低成本的芯片，成为每一个i c 设计公司和a s i c 芯片供应商一直追 求的目标。然而深亚微米集成电路光刻畸变问题却大大的提高了芯片的设计制造 成本，给整个产业带来了新的挑战。 因此，本文旨在通过改进中芯国际0 1 8 p m 的部分物理设计规则【1 7 1 ，总结出 一组有利于在成品率较低的工艺初始阶段提高标准单元版图光刻质量的设计规 则，增大设计的可制造性。并以上述具有可制造性工艺规则为基础，设计多种标 准单元版图，为开发具有可制造性的0 1 8 p r o 标准单元库做准备。 本文的组织结构如下：第二章对集成电路的设计制造技术进行介绍，同时 在最后也简要的分析了一些与物理设计相关的可制造性问题；第三章介绍了标准 单元和标准单元库的相关内容，并对本文标准单元版图的设计方法进行了详细的 介绍；第四章为标准单元的可制造性设计研究，第五章介绍了基于本文可制造性 设计规则设计的0 1 8 p m 标准单元；第六章是对研究的总结和展望。 3 浙江大学硕士学位论文 二、集成电路的设计制造技术介绍 一般来说，集成电路的开发包括两个阶段：设计阶段和制造阶段。在设计 阶段，我们需要遵循一定的设计方法和实现模式，将用户对产品的需求逐渐明朗 化，完成逻辑设计向物理版图的转化任务。在制造阶段，制作人员需要按照指定 的工艺，把设计的结果实现在硅片上，完成产品的制作。在集成电路发展到超深 亚微米级别的今天，芯片的设计和制造过程相互关联，直接体现在整个开发过程 的每一个阶段。 2 1 集成电路设计方法与实现技术 2 1 1 系统设计方法【1 司 随着集成电路技术的发展，越来越多的功能被集成到一个芯片中，集成电 路的组成也变得非常复杂。但是，人们的认识能力是有限的。当基层电路组成达 到一定的数量后，其复杂度是人无法接受的。在这种情况下，出错的概率将会大 大增加，设计的质量也会大大下降。为了降低设计的复杂性，一般采用的方法就 是结构化设计思想，其基本策略是对一个复杂系统的功能和组成进行划分，将其 分解成若干组成部分。这些组成部分可以进行独立设计，并且，这些部分经过一 定的集成就可以完成整个系统的设计。 在结构化设计过程中，设计被分为两个过程。一个是子系统的内部设计过 程，另一个是系统的设计。子系统设计带有局部性，只关注本身的功能，不考虑 与外部的联系；在系统的设计中，将每个子系统看成一个独立的部分，只考虑其 整体对外性能，忽略内部实现细节。从这两个分解的过程来看，设计对象的规模 都大大减小，复杂度大大降低。 基于结构化设计思想，目前主要有的设计方法，如图所示： 9 浙江大学硕士学位论文 图2 1 集成电路设计方法 1 正向设计与反向设计 在设计过程中，按照产品实现的先后顺序，即先有功能要求还是现有产品 原型的顺序来分，集成电路设计方法可以分为正向设计( f o r w a r dd e s i g n ) 和反 向设计( b a c k w a r dd e s i g n ) 。在正向设计方法中，用户提出产品设计需求，设 计人员按照产品功能和性能要求，经过逻辑和物理设计，仿真模拟，产生供芯片 制作使用的各层掩模图形，然后进行加工生产。而在反向设计方法中，是先有芯 片原型，通过对芯片各层掩模图形的分析和抽取，得到产品的电路结构和功能。 在此基础上，进行产品仿制，或者对电路进行必要的修改，产生一个新的电路结 构。 在集成电路发展的早期，也不存在保密设计的问题，反向设计方法在一些 设计场合被应用。当集成电路技术集成度越来越高，对大规模集成电路做掩模图 形分析是件非常困难的工作，并且由于一些芯片加工工艺非常精细，还进行了保 密设计，分析和抽取的成功率非常低。因此目前的设计以正向设计为主。 2 自项向下与自底向上设计 传统的系统设计采用自底向上的设计方法。这种设计方法在系统功能划分完 成后，利用所选择的元器件进行逻辑电路设计，完成系统各独立功能模块设计， 然后将各功能模块按搭积木原则连接起来构成更大的功能模块，直到构成整个系 统，完成系统的硬件设计。这个过程从系统的最底层开始设计，直至完成顶层设 计，因此将这种设计方法称为自底向上的设计方法。用自底向上设计方法进行系 统设计时，整个系统的功能验证要在所有底层模块设计完成之后才能进行，一旦 t o 浙江大学硕士学位论文 不满足设计要求，所有底层模块可能需要重新设计，延长了设计时间。这种传统 的设计方法己不适应当今技术的发展1 1 川。 而自顶向下设计方法则恰恰想法，是从最顶层的需求开始，主要特征是综合 技术和硬件描述语言的采用。从设计开始就掌握系统设计状况，能够很好地把握 设计的性能等参数的满足情况。尤其是借助借助于各种模拟验证手段，可以进行 各种性能优化。在设计的逐层深入，系统性能参数也在进一步被细化和确认，从 而保证了设计结果的正确性。随着e d a 技术的不断完善，这种设计方法的优越性 体现的更加明显。 同时对于深亚微米( d e e p s u b m i c r o n d m s ) 设计需要考虑互连延迟占主导 地位和信号完整性问题，从而迫使l c 设计者重新估计已存在的设计方法学及技 术。为解决d s m 设计的挑战：一种方法是提高高层工具的前向预测( i o o k a h e e d ) 能力：另一种方法是开发新算法，这种算法能同时解决大部分设计问题。事实上， 当前c a d 工具及算法已发展到把逻辑综合和物理设计过程结合起来的阶段。 a h s a l e k 根据动态编程算法提出了一种将规划( f l o o r p l a n ) 、工艺映射 ( t e c h n o l o g ym a p p i n g ) 和布局( p l a c e ) 结合在一起的集成设计流程，以设计高质量 的电路【2 0 l 。 图2 2 自顶向下与自底向上设计 浙江大学硕士学位论文 3 自动设计、半自动设计和手工设计 最初的集成电路比较简单，所包含的器件数量比较少，一般全部采用手工设 计。随着集成度的不断提高，手工设计的出错概率也在增大，必须依靠一定的设 计工具帮助提高设计质量和设计效率。 集成电路发展到今天，完全依靠手工设计是不可能的，但全自动化设计方法， 由设计工具完成设计任务也有一定的困难，高水平全自动设计系统仍然是人们努 力追求的目标。目前，大部分的设计系统还是属于半自动设计系统。在一些设计 和描述过程中，通过设计人员的介入进行各种参数指标的折中和取舍，来进一步 提高设计的质量和效率。 4 基于单元的设计方法与i p 复用技术 基于单元的设计方法是结构化设计思想和设计复用思想的具体体现。在设计 电路系统时，人们可以事先设计出一些标准的字电路系统，构成单元库，按照一 定的系统构架方法，用单元库中的标准单元来搭建更高一级的电路系统。 随着电路设计向高层设计发展，基于单元的设计方法也向i p 复用技术发展。 i p ( i n t e l l e c t u a lp r o p e r t y ) 是指一种具有产权的某种功能的设计与实现。l p 核， 或称为l p 模块，是指具有某种功能的虚拟电路模块，所以也称为虚拟部件( v i r t u a l c o m p o n e n t ，v c ) 。 一般来说，按照设计描述的程度，从系统级描述到物理级描述可以将i p 模块 划分成软核、固核和硬核三类。软核对设计的描述停留在寄存器传输级或者逻辑 门级电路层次，其电路功能是通过硬件描述语言进行表示的；硬核的表述是建立 在一定的工艺技术之上，一定功能单元的版图描述；固核是基于软核和硬核之问 一种相对固定的结构，允许用户对一些关键性能参数进行重新定义和设置。 有了单元库和i p 核，用户在进行电子产品设计时，可以降低开发成本，缩短 开发周期。 1 2 浙江大学硕士学位论文 2 1 2 系统实现技术 通常将集成电路的实现技术分为全制定、半制定和可编程器件等三大类，如 图2 3 所示： 图2 3 集成电路的实现技术 1 全定制设计方法( f u l l - c u s t o md e s i g na p p r o a c h ) 全定制方法是一种基于晶体管级的a s i c 设计方法设计者使用版图编辑工 具，从晶体管版图尺寸、位置及互连线开始设计，这些设计全部是按用户的要求进 行的。按照版图的设计情况来看，又可以分为任意方式和积木块方式，任意方式 是一种几乎没有约束的设计和实现方式，而积木块则是基于单元设计和i p 复用技 术的体现。目前，在集成电路实际开发过程中，几乎没有任意方式的设计和实现， 在结构化思想下的积木块设计和实现技术比较常见。利用这种方法设计时，需要 有完整的检查和验证的c a d 工具，还需要设计者有相当深入的微电子技术和生 产工艺方面的专业知识和一定的设计经验。 全定制设计方法是以得到尽可能小的芯片面积和尽可能高的系统性能为目 标，在大批量生产时具有成本低的优点。常用于批量大的a s i c 生产中。但全定制方 法设计周期长。开发阶段投资风险大。 2 半定制设计方法( s e m i - c u s t o md e s i g na p p r o a c h ) 半定制设计方法是指对所有的逻辑单元预先进行设计。但其一些或所有的掩 模版按定制方式进行制作的集成电路。使用单元库中预先设计好的单元可以大大 简化设计，设计者不必涉及单元电路内部器件之间的互连，只需要将这些基本单元 进行合理的布局和互连就行了。在这里将半定制集成电路分为标准单元集成电路 和门阵列集成电路。 浙江大学硕士学位论文 在标准单元设计中，是以精心设计的逻辑电路单元及版图为基础，按具体电路 的要求可将它们放在芯片上的任意位置按行排列，单元行之间留出空隙作为单元 间布线的通道，标准单元可以是等高的，单元的宽度随逻辑电路的规模大小而变 化。有的标准单元设计系统亦可以接受高度、宽度均可变的宏单元。标准单元设 计过程中，从库中调出电路单元，单元行放置的位置及布线通道宽度均可由设计者 确定，故标准单元设计中，电路性能、芯片利用率以及灵活性较门阵列好。但因其需 要用户设计全部的掩模版并要经过全部的工艺过程。故生产周期较长且成本也较 门阵列高。 单元库 图2 4 一个典型的标准单元设计模式示意图 门阵列在_ a s o c 市场中占有很大的比重，这是由于它在设计过程中的自动化 程度高、生产周期短且价格较低，较适于批量小的a s i c 设计。门阵列的器件结构 是在硅片上预先制定好固定的晶体管阵列、固定的输入及输出的压焊块位置，固 定的布线通道。这种阵列分布的晶体管基片就称为门阵列母片。用它来实现的 a s i c 是通过母片上阵列分布的晶体管之间的金属化互连来实现的曙1 1 。 1 4 浙江大学硕士学位论文 3 可编程器件设计方法 可编程器件设计方法分为可编程逻辑器件( p l d p r o g r a m m a b l el o g i c d e v i c e ) 和现场可编程门阵列( f p g a ，f i e l dp r o g r a m m a b l eg a t ea r r a y ) 。可 编程器件方式对制作过程施加了完全的约束，是一种已经完成了全部制造工艺的 实现方式，只保留一种“编成”工序，设计人员根据产品功能需求，产生一种可编 程代码用于最后的“编程”工序制作【1 8 l 。图2 5 嘛- j f p g a 设计方法与门阵列设 计方法的区别。 门阵列 图2 5 门阵列和f p g a 设计的区别 2 1 3 几种设计方法的比较 针对前面所探讨的几种设计方法，其优劣比较如下： 以性能而言，一般使用门阵列方式设计的电路速度会较慢，因为绕线长、接 触点多使寄生电容变大电阻性也变大；而使用标准单元方式设计出来的电路绕线 情况会稍微改善，布局也较为紧密，因此性能也会大为提高。至于全定制设计出 来的电路布局更紧密，绕线更细致，可以得到较佳的电路性能。 1 5 浙江大学硕士学位论文 以价格而言，门阵列设计方式仅需要制造几个光罩，而且所需要的晶片可以 大量制造，同时由于设计与制造的周期短，所以价格相当的低廉；而标准单元设 计需要较长的设计和制造周期，所以价格比较高；至于全定制设计方式需要投入 大量的人力和物力，因此成本最高。 其他从各种不同的角度，表2 1 和2 2 对各种设计方法的比较如下： 设计模式 全定制标准单元门阵列f p g a 单元外形可变固定高度不变不变 单元类型可变可变固定可编程 单元布局 可变 按行固定固定 连 线可变可变可变可编程 表2 1 各种设计模式的版图结构 设计模式 芯片面积l 小 i 全定制 芯片性能i 高 制作掩模i 全部 标准单元 较小 较高 全部 门阵列 中等 中等 金属连线 f p g a 大 低 不需要 表2 2 各种设计的芯片面积、性能和掩模制作方式 2 2 集成电路制造技术 2 2 。1 集成电路基本制造技术 集成电路制造是一个非常精密、复杂的过程，它种类很多，制造的技术也各 有不同，不过大体上是类似的。集成电路的制造技术主要包括： 1 掺杂技术在单晶硅中掺入5 价或3 价的离子，而使得该区域得物质成 为n 型或者p 型半导体 2 氧化技术在m o s 电路中一般使用二氧化硅( s i 0 2 ) 作为绝缘层，它 的绝缘性能强、加工容易，只要硅材料经过氧化过程即可。 3 累晶技术m o s 晶体管的栅极若是以多晶硅来构成，它需要靠累晶技 术来制作，其他，如以多晶硅为联机介质部分，也是以累晶技术来完成。- 4 蚀刻技术上面的各种制造需要限定掺杂、氧化、累晶的范围，这就应 1 6 浙江大学硕士学位论文 用蚀刻技术来规划所要加工的位置与范围，这些需要加工的区域也就是俗称的光 罩阎。 这其中，蚀刻技术是生产过程中比较重要的一个环节，它是将光学成像过程 与材料的腐蚀过程相结合的一种表面精细加工技术，包括掩模图像曝光，光刻胶 的显影，以及硅表面氧化材料的腐蚀和光刻胶的去除等多个工艺步骤。总的来说， 集成电路的制造过程可以理解为一个通过蚀刻技术把电路版图从光刻掩模上转 移到硅片表面的过程【2 3 】。 2 2 2c m o s 集成电路工艺 由于标准单元设计中必须对底层的工艺有所了解，因此，这里以n 阱工艺为 例，简单的描述一下c m o s 的工艺过程。 第一步：n 阱蚀刻 第一块光刻板是定义n 阱，p m o s 晶体管将制作在此阱中，具体步骤如图 ( 1 ) 生长s i 0 2 ，s i 0 2 厚度以离子注入不能穿透为原则。 ( 2 ) 在二氧化硅上涂上一层光刻胶，用光刻机的光源经过掩模板m 1 照在光刻 胶上。 ( 3 ) 将曝光后的晶圆放到特定显影液中，去掉指定部分( 对正胶而言，是去 掉曝光部分，负胶相反) 的光刻胶，漏出二氧化硅。并使用腐蚀方法将暴露在外 面的二氧化硅腐蚀掉，漏出s i 衬底。 ( 4 ) 掺杂：用离子注入方法将n 型杂质掺入暴露在外面的s i 衬底内，即形成n 阱。 m 1 图2 6 ( 1 ) 初始氧化 图2 6 ( 2 ) 涂胶、经过掩模板显影 1 7 浙江大学硕士学位论文 图2 6 ( 3 ) 腐蚀 s i 0 2 图2 6 ( 4 ) n 阱注入 第二步：光刻场区和有源区 有源区即晶体管所在的区域，有源区以外的区域称为场区。有源区与场区的 区别为，有源区将来是要制作晶体管的区域，而场区上则覆盖了一层厚的二氧化 硅绝缘层。场区和有源区的光刻过程如图所示： ( 5 ) 在二氧化硅上涂上一层光刻胶，利用场区掩模m 2 确定场区和场注射区的 位置 ( 6 ) 利用光刻机的光源进行照射，留下不溶解的部分 ( 7 ) 在n 阱没有光刻胶保护的地方生长一层二氧化硅，制成有源区。然后将光 刻胶腐蚀掉 ( 8 ) 用淀积工艺淀积氮化硅，其作用在这里是和二氧化硅一起起掩蔽保护作 用，然后涂上光刻胶，利用场区掩模m 2 进行光刻 ( 9 ) 光照，并将光刻胶腐蚀 ( a0 ) 继续腐蚀，包括暴露在外的氮化硅，方便之后进行注射和氧化 ( 1 1 ) 在场区要生长的地方进行场注射，目的是保障场区在大电压的情况下下 面的硅不会反型成为导体。为了不对n 阱产生影响，在n 阱上覆盖一层光刻胶。 注射p 型离子。 ( 1 2 ) 生长场氧，场氧是晶体管器件的一部分，它的厚度和质量是决定晶体管 器件电性能的重要参数之一，所以这里氧化工艺要严格控制二氧化硅的厚度和质 量。 1 8 浙江大学硕士学位论文 s i 0 2 图2 6 ( 5 ) 确定场氧和注射区 图2 6 ( 6 ) 确定有源区 图2 6 ( 7 ) 制成有源区 图2 6 ( 9 ) 光刻后的硅片 图2 6 ( 1 1 ) 场注射 s i 0 2 s i 0 2 s i o z ll ll lil li ii l 图2 6 ( 8 ) 确定场区 图2 6 ( 1 0 ) 腐蚀后硅片 s i 0 2 m 2 s i o o s i 0 2 图2 6 ( 1 2 ) 生长场氧 1 9 浙江大学硕士学位论文 第三步：阈值电压调整 ( 1 3 ) 把剩下的氮化硅腐蚀掉之后，如果下面有二氧化硅，二氧化硅通常也被 腐蚀掉。这时就使用氧化法在硅片上生长一层高质量的二氧化硅，厚度大约在 0 0 0 5 - 0 0 2 u m 之间，通常做为栅下的二氧化硅层。接下来就是离子注射用于调 整阈值电压。值得一提的是许多不同的工艺在实现这一目的时是不同的。在简单 的工艺中n 管、p 管的阈值电压是同时调整的，即n 管、p 管栅区都注射硼离子使 n 管、p 管的阈值电压分别为0 7 0 8 v 和0 8 1 v 。当然也有分别调整的，此时 需要用光刻胶来保护不希望被注射到的管子。 图2 6 ( 1 3 ) 阈值电压调整 第四步：光刻多晶硅 ( 1 4 ) 首先使用淀积工艺在晶圆上淀积一层多晶硅，多晶硅的厚度需要严格控 制。覆盖光刻胶，应用多晶硅掩模板m 3 进行光刻。 ( 1 5 ) 把没有硬化的光刻胶腐蚀掉。 图2 6 ( 1 4 ) 确定多晶硅栅 图2 6 ( 1 5 ) 制作多晶硅栅 浙江大学硕士学位论文 第五步：光刻源漏区 ( 1 6 ) 覆盖光刻胶，使用新的确定源漏区的掩模板确定源漏区的位置，光刻后 去掉没有硬化的光刻胶，完成源漏区的制作。然后进行离子注射形成p 管的源漏 区，离子被被光刻胶挡住，这个工艺叫做自对准工艺。 ( 1 7 ) 光刻胶腐蚀掉，再用相反的掩模板确定n 管的源漏区。然后离子注射形 成n 管的源漏区。 ll llij ，ll l 图2 6 ( 1 6 ) p 管的源漏区 图2 6 ( 1 7 ) n 第的源漏区 第六步：光刻金属层和金属引线 ( i s ) 首先应用淀积工艺在晶圆上淀积一层磷硅玻璃p s g 保护膜，接下来的事 情就是使用光刻胶和掩膜版制作穿孔( c o n t a c t ) 。制作好穿孔后再在整个硅片上沉 淀一层金属，然后再使用光刻胶和掩膜版保留需要的金属部分。全部金属制作完 后会有一层钝化物沉淀在最上面保护整个电路，最后用酸腐蚀出几个孔作为引出 线用。 2 l 浙江大学硕士学位论文 2 3 与物理设计规则相关的可制造性问题 集成电路物理设计规则通常指版图设计规则，它是集成电路设计技术和制造 工艺之间的接口，是在几十平方毫米的硅片上最终规划实现线条只有几十纳米的 上百万器件的整个电子系统的过程。在传统的设计工作中，电路的物理设计只要 满足设计规则，就能够达到可制造性的目标。 然而，如前面章节所介绍的那样，当半导体工艺进入纳米时代以后，亚波长 光刻问题的出现，使得集成电路生产中的光刻畸变等可制造性问题变得愈发严 重，下面就对几种常见的又对芯片成品率影响较大的物理设计规则问题进行简要 的分析。 1 4 5 度多晶硅线条对可制造性的影响 4 5 度多晶硅线条设计技术，能够有效地减少芯片的面积，因此在o 1 8 p m 及 以上工艺中得到了广泛的应用，如图2 7 是三条垂直平行的多晶硅和4 5 度多晶硅 栅两种不同结构下的版图，可见在相同的功能下4 5 度多晶硅栅的设计能够显著 的减小标准单元的面积。根据h a n d m a m h 的研究，应用4 5 0 多晶硅栅的m o s 管 可以使标准单元的面积减少2 1 至1 j 3 0 1 2 4 1 。 图2 74 5 度与平行多晶硅线条面积比较 然而，当半导体工艺进入到超深亚微米时代后，工业的制造能力限制了4 5 度多晶硅栅的使用，主要有以下几个原因【2 5 l ： ( 1 ) 4 5 度多晶硅线条因结构复杂不利于工艺控制 ( 2 ) 超深亚微米和纳米级工艺的光刻照明可能使用非对称照明技术，这种技 术只能保证水平和垂直方向较好的光刻质量，不能保证4 5 度的光刻质量 浙江大学硕士学位论文 ( 3 ) 由于标准单元内部越来越复杂，4 5 度多晶硅的结构使得o p c 校正无法实 现 因此，在深亚微米的工艺条件下，从芯片的可制造性出发，所有的多晶硅都 应该无4 5 度拐角结构。 2 多晶硅栅间距对可制造性的影响 平行多晶硅栅结构是标准单元中比较常见的一种结构，如多输入端或者驱动 能力较大的c m o s 标准单元。在亚波长光刻技术出现以前，为了尽可能减小标准 单元的面积，多晶硅栅的间距一般为工艺设计规则规定的最小间距。然而，当工 艺进入深亚微米后，平行多晶硅的间距对光刻成像的影响已变得不容忽视，平行 多晶硅栅光刻时，明场和暗场的对比下降，光刻的多晶硅栅变得模糊，严重的影 响了芯片的可制造性。 增加平行多晶硅栅的间距可使光场的对比提高，有利于提高芯片的成品率。 然而加宽间距也必将增大版图的面积，所以，在芯片的物理设计时，必须综合考 虑面积和可制造性得要求，选择合适的多晶硅栅间距，提高芯片的可制造性 3 多晶硅栅超过有源区的距离对可制造性的影响 多晶硅栅线端在进行集成电路版图布局布线的过程中，会延伸出有源区一段 距离。在亚波长光刻下，由于光的衍射现象，多晶硅栅的线端会产生圆化回缩的 畸变，严重时会引起源漏级的短路，直接影响了标准单元的可制造性，如图所示。 为了解决线端回缩带来的电路问题，设计者可以在兼顾考虑版图面积的基础 上，适当增大多晶硅线端与有源区的距离。 浙江大学硕士学位论文 图2 8 多晶硅线端圆化回缩畸变 4 l 形多晶硅栅到有源区的距离对可制造性的影响 随着集成电路工艺的进步，线条尺寸的减小，l 形多晶硅栅由亚波长光刻引 起的拐角圆化现象也变得愈发严重。 拐角圆化现象会导致m o s 的漏电流减小，影响电路的电学性能。因此，在 集成电路物理设计中，应选取适当的l 形多晶硅线条与有源区的距离，减小拐角 圆化现象，避免因此而引起的电路性能变差。 成品率 1 0 0 浙江大学硕士学位论文 2 4 设计规则对成品率的影响 通过2 3 节的分析可知，适当增大标准单元版图的物理设计规则有利于芯片 成品率的提高。 然而由于增大物理设计规则是以牺牲芯片面积为代价来改善设计的可制造 性，这与芯片面积越来越小的要求相矛盾。但为了提高在集成电路工艺初始阶段 较低的成品率，电路设计者可以根据自己的设计水平改进生产厂家的工艺规则， 制定出的更有利于初始阶段成品率的参考设计规则，设计电路的物理版图。当设 计水平成熟后，如图2 9 所示，设计者再改用生产厂家的最小设计规则修改版图。 该方案可以迅速提高芯片在工艺初始阶段的成品率，更有利于缩短设计周期，增 强芯片的市场竞争力【2 6 l 。 默认值修订值规则 图2 9 设计规则对成品率的影响 默认值修订值规则 在本文接下来的标准单元设计工作中，我们就针对2 3 节中提到的几种物理 设计规则问题，改进中芯国际0 1 8 p m 的部分工艺规则，并以此使用k a z a m 软件 设计出有利于提高工艺初始阶段成品率的标准单元版图，同时基本保证不会影响 标准单元的面积。 浙江大学硕士学位论文 三、标准单元和标准单元库 随着集成电路发展的加快，电路设计规模的变大，要求设计周期的时间也逐 渐缩短，以适应市场竞争的要求，这就要求设计者能够在较短的时间内按要求给 出设计版图。目前，大多数系统设计都采用自上而下的设计方法，而标准单元和 标准单元库在该设计方法中起n t 重要的作用。