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基于片上网络的低功耗测试调度技术研究 摘要 随着超大规模集成电路集成度和复杂度的提高，尤其是系统芯片s o c ( s y s t e m o n c h i p ) 与片上网络n o c ( n e t w o r k o n c h i p ) 的蓬勃发展，使得集成 电路的测试面临越来越多的挑战。测试功耗、测试数据量和测试应用时间三大 问题一直是近年来测试研究所关注的重要方面。随着工艺发展和各种高性能、 便携式设备的广泛使用，电子设备的功耗问题已经日益突出，它已经成为设计 与测试中必须关注的重要方面。一个性能良好的系统既取决于低功耗设计技术， 也取决于所采用的低功耗约束的测试技术。 多核芯片测试数据量的增加，导致测试功耗急剧上升。因此研究多核芯片 b i s t 低功耗测试模式生成和应用，具有十分重要的意义。在基于多核的设计中， n o c 是一种新的范例。n o c 测试时重用片上通信网络为减少测试代价起到了决 定性作用。然而，在当今的高密度系统上的功耗限制恶化了测试调度的难题。 针对n o c 测试时峰值功耗过高的问题，本文首先提出了一种低功耗的测试调度 算法，对于每个端口测试时都优先选择具有最低功耗的核进行调度，使得每个 核都以最低功耗进行调度，由局部最优达到总体最优，有效地降低了测试总功 耗。 本文研究了基于多核的b i s t 低功耗测试模式生成体系结构，同时，研究 面向低功耗的多核测试访问机制t a m ( t e s ta c c e s sm e c h a n i s m ) 和控制电路共 享的策略问题。研究如何把多核芯片b i s t 测试调度问题模型化为一个多约束、 特别是功耗约束条件下资源优化问题，并通过调度算法来综合解决测试功耗、 测试时间和面积开销问题。本文提出了一种功耗时间协同优化的测试调度方法。 综合考虑了测试功耗与测试时间，在测试功耗与测试时间二者之间作了很好的 平衡。调度方法中是通过减少测试中的传输功耗，来减少了测试总功耗。i t c 0 2 电路上的实验结果表明了方法的有效性。 关键词：超大规模集成电路、片上网络、传输功耗、测试调度 r e s e a r c ho i lt e c h n o l o g yo fl o w p o w e r t e s ts c h e d u l eb a s e do n n e t w o r ko nc h i p a b s t r a c t w i t ht h ee v e ri n c r e a s i n go fi n t e g r a t i o na n dc o m p l e x i t yo ft h ei n t e g r a t e dc i r c u i t s ，e s p e c i a l l y t h ed e v e l o p m e n to fs o c ( s y s t e m - o n - c h i p ) a n dn o c ( n e t w o r k - o n c h i p ) ，c h i p st e s t i n g c o n f r o n to fm o r ea n dm o r ec h a l l e n g e s p o w e r ，d a t av o l u m ea n dt e s ta p p l i c a t i o nt i m ea r e a m o n gt h e m o s tc h a l l e n g i n gp r o b l e m s h o w e v e r ，w i t h t e c h n o l o g yd e v e l o p m e n ta n dt h e w i d e s p r e a du s eo fav a r i e t yo fh i g h - p e r f o r m a n c ea n dp o r t a b l ed e v i c e s ，p o w e rp r o b l e m so f e l e c t r o n i ce q u i p m e n th a v eb e c o m ei n c r e a s i n g l yp r o m i n e n t ，a n di th a sb e c o m ea ni m p o r t a n t a s p e c tw h i c hd e s i g na n dt e s tm u s tf o c u so n ag o o dp e r f o r m a n c eo ft h es y s t e mw i l ln o to n l y d e p e n do nl o w - p o w e rd e s i g nt e c h n i q u e s ，b u ta l s oo nt h eu s eo fl o w - p o w e rc o n s t r a i n e dt e s t i n g t e c h n o l o g y t h er a s i n go fm u l t i c o r ec h i pt e s td a t av o l u m er e s u l t si nas h a r pi n c r e a s ei nt e s tp o w e r c o n s u m p t i o n t h e r e f o r e ，t h es t u d yo fm u l t i - c o r ec h i pl o w - p o w e rb i s tt e s tp a t t e r ng e n e r a t i o n a n da p p l i c a t i o ni so fg r e a ts i g n i f i c a n c e n o ci st h en e wp a r a d i g mi nc o r e b a s e ds y s t e md e s i g n r e u s eo ft h eo n c h i pc o m m u n i c a t i o nn e t w o r kf o rn o ct e s ti sc r i t i c a lt or e d u c et e s tc o s t h o w e v e r ，e f f i c i e n tr e u s eo ft h ec o m m u n i c a t i o nn e t w o r kf o rt e s to fl e g a c yc o r e si sc h a l l e n g i n g w ep r o p o s eal o w - p o w e rt e s ts c h e d u l em e t h o d ，f o re v e r ys c h e d u l ep o r tw ep r e f e rt os c h e d u l e t h ec o r ew i t hl o w e s tp o w e r , s oe v e r yc o r ei ss c h e d u l e di ni t sl o w e s tp o w e r , r e s u l t i n gl o w e s t t o t a lp o w e r i nt h i sd i s s e r t a t i o n ，t h eb i s t - b a s e dm u l t i - c o r e l o w p o w e r t e s t p a t t e r ng e n e r a t i o n a r c h i t e c t u r ei sr e s e a r c h e d ，a tt h es a m et i m e ，l o w - p o w e rm u l t i c o r et e s ta c c e s sm e c h a n i s m t a m ( t e s ta c c e s sm e c h a n i s m ) a n dt h ec o n t r o lc i r c u i ts h a r i n gs t r a t e g ya r ei n v e s t i g a t e d w e e x a m i n eh o wt ot r a n s f o r mt h em u l t i c o r ec h i pb i s tt e s ts c h e d u l i n gp r o b l e mm o d e li n t om o r e t h a no n ec o n s t r a i n t ，e s p e c i a l l yp o w e rc o n s t r a i n e dr e s o u r c eo p t i m i z a t i o np r o b l e ma n dw es o l v e t h ep r o b l e mo ft e s tp o w e r , t e s tt i m ea n da r e ao v e r h e a dc o m p r e h e n s i v e l yt h r o u g hs c h e d u l i n g a l g o r i t h m s ap o w e ro p t i m i z e dt e s ts c h e d u l i n gm e t h o di sp r o p o s e d ，w h i c hc o n s i d e r sb o t ht e s t t i m ea n dt e s tp o w e rf a c t o r t h i sm e t h o dr e d u c e st h et o t a lt e s tp o w e rs u b s t a n t i a l l yb yr e d u c i n g t h ec o m m u n i c a t i o np o w e r e x p e r i m e n t a lr e s u l t sf o rt h ei t c 0 2b e n c h m a r k ss h o wt h e e f f e c t i v e n e s st h en e wm e t h o d s k e y w o r d s = v l s i ；s y s t e m - o n - a - c h i p ；c o m m u n i c a t i o np o w e r ；t e s ts c h e d u l e 插图清单 图2 1超大规模集成电路的实现过程8 图2 2一个实际v l s i 的实现过程9 图2 3v l s i 测试的基本过程1 0 图2 4b i s t 结构原理图1 6 图2 5每扫描测试原理图1 7 图3 1系统芯片测试调度研究分类1 9 图3 2二维封装测试调度算法一2 1 图3 3二维封装测试调度算法二2 2 图3 4 n o cd 6 9 5 系统的网格结构模型2 2 图3 5启发式调度算法伪码 8 0 】2 3 图3 6 启发式算法 8 0 】在d 6 9 5 上的调度结果2 4 图3 7低功耗调度算法2 5 图4 1n o c 结构上的d 6 9 5 芯核分布3 l 图4 2功耗时间协同优化的测试调度算法3 2 图4 3n o cd 6 9 5 测试序列图一3 3 表格清单 表2 1集成电路发展趋势7 表2 3零延迟模型下w s a 1 4 表2 4变量延迟模型下w s a 1 4 表3 1低功耗调度算法与 8 0 】的比较2 6 表4 1功耗时间协同优化调度算法在d 6 9 5 上实验结果3 3 表4 2功耗时间协同优化算法与 8 0 的比较一3 4 i v 独创性声明 本人卢明所* 交的学佗论文是本人在导师指导下进行的研究：i ：作及取得的研究成果。据我所 知，除了文中特别加以标，芯和致谢的地方外，论文中不包含其他入已经发表或撰写过的研究成 果，也不包含为获得 盒日巴! ：些厶堂或其他教育机构的学位或证书而使用过的材料。与我一 同i ：作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 学位论文作者签字：孑长刍复选 签字日期：je f o 年眵月培日 学位论文版权使用授权书 本学位论文作者完全了解盒目巴些太堂有关保留、使用学位论文的规定，有权保留并向 国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅或借阅。本人授权金筵王些 厶堂可以将学位论文的全部或部分论文内容编入有关数据库进行检索，可以采用影印、缩印 或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权二持) 学位论文者签名：孑岳刍h 唑 签字日期：口年1 月场e t 学何论文作者毕业后去向： i ：作单位： 通讯地址： 新虢辫固 签子日期：如l 。年啦月璐日 电话： 邮编： 致谢 光阴荏苒，研究生生涯即将结束，我独自走在美丽的斛兵塘畔，不禁想起 两年多的研究生生活，心情无法平静。从开始进入课题到论文的顺利完成，有 多少可敬的师长、同学、朋友给了我无言的帮助。我的每一个进步都离不开他 们，在这里请接受我最诚挚的谢意。 感谢我的导师梁华国教授三年以来对我的悉心指导与教诲，他知识渊博， 治学严谨，不仅在学业上给予了我极大帮助，使我的科研能力和知识水平得到 了较大的提高，也教会了我很多为人处事的道理。正是在梁老师的严格要求与 亲切关怀下才使我能够顺利地完成学业，在此我真诚的对我的恩师表示我最衷 心的感谢，梁老师的治学态度和待人处事的人格魅力将不断地激励我前进。 感谢欧阳一鸣、易茂祥、陈田、王伟、黄正峰、李扬等老师，为我的研究 提供了很多无私的帮助。同时，我还要感谢陈秀美、吴珍妮、程旺燕、罗强、 毛蔚、曹源、郭凯等研究生同学，在生活中，他们给了我很大的帮助，与他们 的讨论和合作开阔了我的思路，使我深受启发。感谢顾婉玉，徐三子，杨年宏 等师弟师妹，他们给我的学习和生活提供了很多无私的帮助与支持。在此向他 们表示深深的感谢并祝愿他们未来的生活一帆风顺。 感谢家中的父母亲友，有他们在背后默默的支持，我才可以更加顺利地完 成学业。没有他们的关心也不会有我今天的成功，我的成功也凝聚着他们的汗 水，希望此文的成就能够给亲人们带来一些快乐和幸福。 谨以此文献给所有关心理解帮助和支持过我的人们。 4 作者：张敏生 2 0 10 年4 月1 日 1 1 研究背景与挑战 1 1 1 研究背景 第一章绪论 日新月异的半导体技术推动着集成电路i c ( i n t e g r a t e dc i r c u i t ) 设计技术 正朝向全新的理念转变，这种理念就是将各种预先设计的并且已经过验证的芯 核集成在一个芯片上，也就是系统芯片s o c ( s y s t e mo nc h i p ) 。 系统芯片通常指在某个单一芯片上实现的数字计算机系统。该系统一般由 硬件部分和软件部分( 操作系统) 两个部分组成。系统芯片是在a s i c 的基础上发 展起来的，但是它又与a s i c 完全不同，它具有很多其它电路不具备的优点，已 经成为当代集成电路体系结构的主流结构。s o c 采用的是总线架构。由于总线 架构可以提供高性能的互连而被广泛运用。但是随着集成电路工艺技术的不断 发展，总线架构出现了一些问题。主要存在下面两个方面的问题： ( 1 ) 随着电路规模的增大，有限的地址空间无法支持一对以上的用户同时通 信等结构性问题越来越严重。片上集成的单元数目以及数据处理量也越来越大。 这就使得总线结构的可扩展性差的问题越来越突出：总线的地址资源总是有限 的，它不可能无限制的扩展。所以，有限的地址空间将成为扩大电路规模的瓶 颈。另外虽说总线由多用户共享，但一条总线存在着资源竞争，所以它是无法 支持两对及以上的用户同时通信的。系线结构的时间资源利用率还是比较低的。 ( 2 ) 单一时钟同步问题。系统芯片采取的总线结构要求采用全局同步，但是 随着半导体工艺特征尺寸越来越小，工作频率的迅速上升，达到l o g h z 以连线 延时造成的一系列影响将严重到无法设计全局时钟树的程度。并且由于时钟网 络的庞大，它的功耗将占据芯片总功耗的大部分。 所以，在1 9 9 9 年左右几个国外测试研究小组提出了一种全新的工c 体系结 构，也就是片上网络n o c ( n e t w o r ko nc h i p ) ，它的核心思想是将计算机网络技 术移植到芯片设计上来，从体系架构上彻底解决总线结构带来的一些问题。片 上网络有两大优点。首先，n o c 的地址资源容易扩展，所以它具有良好的空间 可扩展性，同时它也提供了非常优秀的平行通信能力；其次，n o c 以交换式封 包传输为基本通信技术，并且采用了全局非同步局部同步的g a l s ( g l o b a l1 y a s y n c h r o n o u sl o c a ll ys y n c h r o n o u s ) 技术，每个资源节点都具有独立的时脉区 域，而不同的节点之间则是利用通信节点进行非同步传输，因此不同的处理单 元之间就可以以最为有利的时脉运行，而不需要像s o c 那样统一时脉。 测试技术、制造技术和设计技术被称为i c 中的三大关键技术。目前，测试 成本所占的份额越来越多，大约已经占到整个生产成本的4 0 。根据相关的权 威的预测 2 ，到2 0 1 4 年左右，晶体管的测试成本将会超过晶体管的制造成本。 为了解决电路的测试问题，在系统设计时就应该充分考虑测试的要求，也就是 要采用所谓的可测试性设计d f t ( d e s i g nf o rt e s t a b i l i t y ) 。在d f t 中，内建 自测试b i s t ( b u i lt i 1 1s e l f t e s t ) 是超大规模集成电路测试中的一个最具 前景的解决方法。b i s t 是将测试向量生成电路和测试响应比较电路集成在芯片 内部，使芯片的测试的速度变得更快，测试效率变的更高。内建自测试可以有 效的降低测试对外部自动测试设备a t e ( a u t o m a t i ct e s t i n ge q u i p m e n t ) 在性 能和成本上的要求，同时它支持真速测试和层次化测试，并且具有保护i p 核的 知识产权的优点，目前b i s t 在i c 测试领域已得到了广泛的应用。 学术界以前对低功耗设计的研究与对b i s t 等可测试性设计技术的研究通 常是分开进行的。这主要是由于在过去，测试期间的功耗并不是主要问题，因 为测试的速度通常会低于正常工作的速度。但是现在集成电路系统的测试是在 很高的时钟速率下进行的，测试速度甚至与电路正常工作速度相同，也就是所 谓的真速测试，测试期间的功耗因变的比较高。然而，芯片在生产的过程中进 行晶圆测试时，芯片还没有进行封装，也没有加上散热设备，这时候的芯片比 较脆弱，不能承受过高的功耗。因此，研究v l s i 可测性设计中的功耗设计问题 显得十分重要。目前，在正常工作模式下的低功耗技术已有部分研究成果，而 面向低功耗约束的可测试性技术已经成为学术界的一个热点研究领域。 1 1 2 测试面临的功耗挑战 随着i c 的集成度与时钟频率的大幅提高，特别是电池供电设备和移动设备 的广泛使用，电子设备的功耗问题也日益突出，它已经成为芯片设计当中除了 面积和速度之外的重要因素，在很大程度上制约着i c 的发展。v l s i 在测试方 式下的功耗会比系统在正常工作方式下高很多，主要原因有以下几点： 首先，系统工作在测试方式时为了减少测试时间，系统各模块通常采用并 发测试。并发测试使很多模块同时激活，产生的功耗通常比较大，而在正常工 作方式下，这些模块并不同时激活，没有激活的模块不会产生功耗。显然，系 统工作在测试方式时会产生更高的功耗。 其次，在采用b i s t 的电路中功耗问题会更加严重，b i s t 中测试向量的生 成通常采用线性反馈移位寄存器l f s r ( l i n e rf e e d b a c ks h if tr e g is t e r ) 获 取，这样做既能够实现最小化的测试硬件成本，也可以最少地影响系统性能。一 般情况下，l f s r 是依照给定的目标故障来产生连续的测试向量的，它并没有考 虑到测试序列中以前的测试向量，所以，由l f s r 产生的连续测试向量之间以及 一个向量的连续位之间的相关性都非常低，这就导致了节点的频繁跳变，也就 是节点的翻转开关活动率会比较高。但在j 下常工作方式下，接收的激励数据存 在很大的相关性。因此，在测试方式下节点的翻转开关活动率( s w it c h in g a c t i v i t y ) 远高于正常工作模式，这同样也使得超大规模集成电路在测试方式 下的功耗高于正常工作方式时的功耗，甚至能够达到在正常工作方式下功耗的 两倍左右 3 。过高的功耗会影响电路性能，甚至会使电路失效。 通常情况下，芯片温度和功耗成正比，芯片温度每上升l o ，器件的失效 率约会增加一倍。此外，由于电源线和地线中高速的电流流动会引起过高的电 源噪声和地噪声，并使串扰等问题加剧，导致某些信号的畸变，产生误检或漏 检等情况。下面分别给出扫描测试与复用片上网络测试两种情况下的功耗问题 与挑战。 ( 1 ) 扫描测试下面临的功耗问题与挑战 扫描测试技术是一种重要的测试方法。扫描测试通常分为移位阶段和捕获 阶段两个工作阶段。根据扫描测试两个不同的工作阶段，扫描测试期间产生的 功耗被分成移位功耗与捕获功耗两个部分。移位功耗由扫描测试在移位过程中 相邻扫描单元之间测试向量二进制位的不同所引起的节点翻转造成的；捕获功 耗则由在捕获一拍前后，同一个扫描单元内测试激励与响应数据之间的不同引 起的节点翻转造成的。由于移位模式通常占整个测试过程的绝大部分时间，移 位过程中的功耗决定了整个芯片测试过程中的平均功耗；另一方面，尽管捕获 阶段时间相对较短，由于测试向量数据的特殊性，捕获功耗通常远远高于移位 功耗。 扫描测试过程中的高功耗将在v l s i 测试过程中带来一些问题。首先，不断 升高的平均功耗将导致芯片测试过程中温度的持续升高，一方面，这可能会造 成芯片封装成本的提高；另一方面，可能导致芯片衬底、连线的结构性损坏。 其次，过高的峰值功耗将带来严重的电压降及相应的噪声问题，影响电路的正 常工作。时速测试向量对于这种噪声的容忍能力更低，非常容易造成测试响应 数据的错误，将无缺陷的芯片视作有缺陷芯片，导致成品率下降。 ( 2 ) 重用n o c 结构进行测试带来的挑战 随着集成电路集成度的不断增大，芯片上集成的芯核数目日益增多，影响 数字集成电路系统性能的主要瓶颈将不再是片上芯核的计算能力，取而代之的 是片上互联的带宽。为了解决这一问题，片上网络被提出并被认为是最有前途 的片上互联发展趋势。在这种结构下，芯片上的各个芯核之间不再是通过片上 总线连接，而是通过片上短互联线与路由器连接起来。相应的，测试工程师们 也提出了复用这部分互联网络作为测试访问机制t a m ( t e s ta c c e s sm e c h a n is m ) 进行片上测试数据传输，从而大大节省了d f t 设计成本与硬件丌销。 首先，复用片上网络结构进行测试访问可以节省专门的测试访问部件硬件 开销，而且由于片上网络结构的带宽通常比以往的总线测试访问机制结构的要 高，如果能够充分的利用这一部分带宽，可以达到有效缩短测试时间的目的 4 。 然而，已有的基于总线结构的测试访问机制设计通常针对专门的低带宽测试访 问总线 5 ，无法有效的利用片上网络结构的高带宽进行测试数据的高速传输。 其次，通常只有当片上芯核数目达到一定规模之后，使用片上网络作为片 上互联结构才比较经济，因此这些系统的芯核中通常包含大量的同构芯核，这 些同构的芯核可以使用相同的向量进行测试，如果能够有效地共享这些芯核的 测试数据，可以达到降低测试数据量的目的。 最后，由于n o c 结构相对于总线结构带来了更高的路由复杂度，另一方面， 由于片上部件数目的增长，为了防止测试并行性提高带来高功耗对芯片可靠性 和测试正确性的影响，测试调度需要在更加严格的功耗约束下进行。芯核级别 的测试模型已经无法满足对路由冲突和功耗约束的检查的要求，因此需要针对 片上n o c 更为精确的模型以供n o c 测试调度使用。 1 2 低功耗测试研究现状 为了降低不断升高的测试功耗带来的危害，业界采用了一些简易的方法来 解决测试功耗所带来的问题 2 3 ，包括： ( 1 ) 增加片上电源线及地线的宽度，来满足测试模式下更高的芯片电流密 度。通过这种方法来满足测试过程中的高翻转率对电源的需求。但是，这种解 决方法带来了很多问题。电源供给量的升高使得测试过程中消耗的能量总数也 就是热量的不断增长，从而使得芯片超出安全热量阈值，导致引起了许多其他 问题。虽然这些问题可以通过使用具备更好热量特性的封装技术或增加冷却系 统的方法来解决，然而这些方法的应用也受限于产品最终成本以及测试时间的 要求。这种解决方案的另一个问题在于，它需要在设计的早期估算测试过程中 的功耗，然而此时一般还无法获得测试向量，这就极大的降低了该技术的可行 性。 ( 2 ) 降低测试期间的操作频率。这种方案不需额外的硬件开销，却会延长 测试时间并可能因动态故障被覆盖而导致故障覆盖率的下降。而且，这种方法 只是通过延长时间降低了测试过程中的瞬时功耗，却无法降低整个测试阶段的 总功耗。 ( 3 ) 采用相应的测试策略来对整个待测系统进行分块测试。这种方法可以 有效地降低测试功率j 但是通常会延长测试时间，而且需要对电路设计进行修 改( 一般添加多路选择器) ，从而导致产品最终成本升高并且影响电路的性能。 为了避免上面所述的简易方案带来的负面影响，并且有效解决测试功耗较 大的问题，近年来许多测试功耗优化方法被提出。这些测试功耗优化方法可以 被大致分为：降低测试功耗技术与考虑测试功耗约束技术，其中，降低测试功 耗技术又可分为：基于可测试性设计d f t 的技术与基于测试向量修改的技术。 基于d f t 的降低测试功耗技术包括：对扫描链或整个电路的划分 2 4 、扫 描链调整 2 5 、抑制组合逻辑部分翻转 2 6 以及时钟门控 2 7 等。这些技术的 4 通常较高的移位功耗降低效率，缺点在于具有较高的硬件及设计开销，而且对 捕获功耗的优化效率通常较低。 基于测试向量修改的技术包括：低功耗a t p g 技术 2 8 、低功耗测试向量x 位填充技术 2 9 以及低功耗b i s t 方案等。由于这类方案通常是针对最终应用到 电路中的测试向量进行的，它们通常可以有效降低测试向量应用时的功耗，即 捕获功耗，通过分析移位过程中测试向量造成翻转的特点，也可以有效降低移 位功耗，但效率通常要低于基于d f t 的技术。这类技术不需要任何额外的硬件 或设计开销。 考虑测试功耗限制的技术通常是指在给定的测试功耗条件下，或在保证测 试功耗安全的前提下，实现其他测试相关技术，包括：低功耗测试压缩技术及 低功耗测试调度技术 7 1 等。 电路划分方法是将待测电路划分为几个结构化子电路。每个子电路可以由 不同的b i s t 部分进行测试，并且不同子电路在不同的b i s t 时期被测试。在测 试过程中，由于在同一个时间间隔内只有一部分电路被激活，所以平均功耗和 峰值功耗都得到了降低。另外，由于电路划分成几部分，测试序列的长度也得 到了缩短，所以b i s t 中的总功耗也得到了降低。采用这一方法的面积开销比较 小，并能确保不损失故障覆盖率。由于此方法需要使用基于多层超图划分算法 划分被测电路，需要对电路结构进行修改，会使电路性能有所降低。 低功耗a t p g 技术可以分为确定性的和伪随机的。文献 7 针对数据通路的 构成特点设计确定性的t p g ，实现了测试集的单输入跳变，并得到了更短的测试 序列；文献 8 改造线性反馈移位寄存器的时钟树，使改造后l f s r 在每个测试 周期只有一半d 触发器工作，所以待测电路每周期仅有一半输入可能发生跳变； 文献 9 用d s l f s r 作为t p g ，慢速l f s r 和常速l f s r 时钟频率相差d 倍，对原 始l f s r 生成的序列重新排列组合，使电路的跳变率降低。这类方法能有效降低 测试功耗，但有时会造成故障覆盖率下降。 采用过滤测试向量的方法是因为伪随机测试集中有很大一部分不能检测任 何故障或重复检测己测出的故障，过滤掉这些向量将大大降低测试功耗且不损 失故障覆盖率。文献 10 指出恰当选择l f s r 的种子能有效降低测试功耗，其选 择算法是一种基于模拟退火算法( s i m u f a t e da n n e a li n ga l g o r i t h m ) 的启发式 算法，这类方法缺点是不能确保峰值功耗的降低，并会带来较大的面积开销。当 然也可以通过修改扫描链的方法来降低测试向量产生的移位功耗，但对被测试 电路的功耗并没有太大的影响。 某些研究考虑了在不超过一定的功耗限制的情况下如何在最短的时间内完 成v l s 工的测试，但是没有考虑可以在多个内核之间共享的测试资源冲突问题 7 0 。 7 1 也给出了一种详细的测试调度方案，它允许在测试功耗和测试时间之 间进行折中，同时可以避免布局布线上的局部区域功耗过大的问题。 7 2 采用图 论原理，给出了一种基于嵌入式内核设计的系统芯片测试调度算法，虽然考虑了 通用测试资源的统一调度问题，但是没有考虑功耗约束问题。 综上所述，虽然低功耗的测试技术在当今学术界已有了一定的发展，但大 多还停留在理论研究阶段，尤其是对基于b i s t 的低功耗研究在国内的报道还比 较少。因此，研究实用的集成电路测试中的降低测试功耗的一些关键技术和方 法，对于促进我国i c 产业发展具有很重要的现实意义。 1 3 本文内容概况 本文的研究得到了国家自然科学基金“控制器的内建自恢复与内建自测试 研究 ( n o 6 0 8 7 6 0 2 8 ) 、博士点基金“自恢复控制器的综合与测试” ( n o 2 0 0 8 0 3 5 9 0 0 0 6 ) 、国家自然科学基金重点项目“数字v l s i 电路测试技术研 究 ( n o 6 0 6 3 3 0 6 0 ) 、省海外高层次人才项目“高可靠控制器研究 ( n o 2 0 0 8 2 0 1 4 ) 等科研项目的资助。 本文对n o c 中的测试调度问题进行了展开研究，基于n o c 测试重用机制， 将测试中的功耗分为传输功耗与核的功耗，首先提出了一种调度策略，通过对 每个端口需要调度的核进行了一个瞬时功耗升序的排序，达到了测试最低的传 输功耗，进而降低了测试总功耗。继而提出了另外一种测试调度方案，综合考 虑了测试中的功耗与时间两个因素。对于其中一半的测试端口我们将需要调度 的核以瞬时功耗升序的方式进行排列，对于另外一半的端口我们需要调度的核 以瞬时功耗降序的方式进行排列，这样使得功耗与时间取得了一个很好的平衡， 而且能满足更好的功耗约束。 本文的章节安排如下： 第2 章v l s i 低功耗测试研究。本章首先介绍了v l s i 测试基础理论，阐述 了几种常用的测试方法，然后详细研究了v l s i 测试中产生的功耗问题，并提出 了相关功耗模型与常见的低功耗测试方法。 第3 章低功耗测试调度方案。本章首先介绍了多核测试调度的基础知识与 片上网络的基础知识，然后总结了片上网络的测试调度存在的问题，并在此基 础上提出了一种降低测试传输功耗的调度方法，有效的降低了测试功耗，最后 给出了实验结果。 第4 章功耗时间协同优化的测试调度方案。本章对测试调度方案进行了理 论分析，给出了片上网络测试的数学模型，随后提出了一种功耗时间协同优化 的调度方案，在测试时间与测试功耗之间取得了很好的平衡，最后给出了实验 分析结果。 第5 章结束语。本章首先总结了本文所做的研究工作，并就现实存在的问 题，对以后的研究进行了展望。 2 1v l s i 测试基础 2 1 1 概述 第二章g l s i 低功耗测试研究 自从1 9 5 8 年集成电路诞生以来，先后经历了小规模( s s i ) 、中规模( m s i ) 、 大规模( l s i ) 的发展过程，目前已经进入了超大规模( v l s i ) 和甚大规模集成 电路( u l s i ) 阶段，是一个系统芯片( s o c ) 的时代。随着半导体工艺的不断发 展，v l s i 的c m o s 工艺的特征尺寸已下降到3 2 n m ，单个芯片已经可以集成上亿 个晶体管，时钟频率也达到了l g h z 。在这么低的特征尺寸下，缺陷密度越来越 难以容忍。另外，由于寄生电容的影响、电感以及传输线产生的电气效应引起 的问题，使设计验证变的非常复杂。但是，缺少充分刻画上述特性的电气模型， 系统芯片需要进行非常深入的后硅片调试。而且，由于a t e 的成本高昂，它的 频率经常要低于被测芯片的频率。 表2 1集成电路发展趋势 这些趋势变化使得芯片的测试变得越来越困难，成本也变的越来越昂贵。 表2 1 是半导体工业协会对集成电路发展趋势的预测。为了满足对于功能、成 本的要求，系统芯片的设计技术已经成为集成电路发展的必然趋势。 2 1 2 数字与模拟v l s i 测试 图2 1 给出了实现超大规模集成电路芯片的过程。如图所示，用户的需求 需要通过芯片来实现。这里的需求通常指的是某个特定场合的特定应用。例如 控制汽车的燃料注入，控制家庭开关，以及手机之间的通信等等。 接下来是很多种类的标准规范，主要包括功能、物理特性、工作特性、环 境特性以及其他特性等等。设计的主要任务是为接下来的制造与测试阶段产生 必要的数据。设计主要分成以下几个阶段。首先是结构设计，这个阶段生成实 现功能描述的系统级的功能模块结构。然后是逻辑设计阶段，这个阶段将功能 模块分解为逻辑门。最后用物理器件来实现逻辑门，并且在物理设计时生产芯 片的版图。物理版图被转换成光刻板，直接运用于超大规模集成电路的芯片制 造当中来。硅芯片的制造过程包括涂胶，曝光，光刻以及离子注入等一系列的 加工工艺流程。 当然，并不是每一块加工的芯片都是好的，材料中的杂质和缺陷，设备故 障以及一些人为产生的错误都有可能导致芯片产生一些重大缺陷。这就是我们 需要进行芯片测试的主要原因。芯片测试的另一个重要功能就是过程诊断。测 试需要找出每一块失效芯片中究竟是什么地方出来问题，是在加工过程、测试 过程还是设计过程，还是开始于不可实现的规范。失效芯片分析称为失效模式 分析( f m a ) 。它采用了很多种不同的测试方法，包括了通过电子显微镜或者光 学检查等，用来确定芯片失效和修复的原因。 用户 好的芯片提交用户 图2 1 超大规模集成电路的实现过程 由图2 1 可见，失效模式分析向外的箭头表示修正行为应用于实现过程中 的每个失误的步骤。因为加工过程是从上到下的流水线作业，发生错误的点到 检测出错误的点之间的所有的活动都是无用的。一旦某个错误被检测出来了， 流水线中这两点之间的部分就充满了失效的产品，这些产品要么被重新加工， 要么直接废弃掉。这就浪费了时间和材料，增加了整个过程的成本。因此，芯 片的测试过程应尽量接近错误发生点。有很多的公司都强调一次成功或者追求 零缺陷目标，这并不意味着人或者机器不会犯错误，而是在损失发生之前就发 现并修正错误。 图2 2 给出了一个实际的v l s i 实现过程显示了测试的分布。虚线分别对应 了每一级别的测试。根据芯片测试的内容，给测试赋予了不同的名称。定义需 求和编写规范两个阶段定义为审核，设计测试部分称为设计验证，而接下来的 加工制造部分成为测试。每一级别的测试都完成了两个方面的功能，并涉及到 了不同的技术人员。第一个功能是确认该工作与上一级的目标一致并且同时符 合用户的要求。第二个功能是确认已经完成的工作符合下一级的处理能力并可 以在下一级延续。例如，测试和设计过程的验证应当确保设计能满足功能与其 他标准的要求，并且是可以制造、可测试与可修正的。 用户 好的芯片 提交用户 审核 审核 设计验证 过程测试 和f m a f m a 图2 2 一个实际v l s i 的实现过程 图2 2 还显示了各种类型的工程人员在超大规模集成电路器件整个过程中 的参与程度。该图反映的是专用集成电路也就是a s i c 的情况，但也同样适用于 许多其他的电子器件。这个过程开始于市场工程师和用户的交流。一旦标准确 立后，后续的设计、制造与测试过程都是保证规范的实现。系统工程师将构造 出体系结构。需要通过高层次模拟来验证体系结构，然后每一个模块再进行逻 辑综合。逻辑电路采用与高层次模拟一致的激励来进行模拟。测试程序就是硬 件描述语言( h d l ) 代码，这些代码被执行的时候能为所设计的电路生产激励。 由测试程序产生的测试向量被缩减或者增加并通过运行故障模拟器来满足某些 特定的故障覆盖要求。超大规模集成电路的设计工程师生产版图并验证时序。 制造过和测试工程师加工和测试圆片，封装和测试芯片。经过上述工艺过程以 后，就能检测出各种失效模式并且得到修正，从而确保合格器件具有高的良率。 9 最后，应用和销售工程师与客户进行交接。由于测试和验证的相关行为分布在 器件的整个生命周期，因此，整个芯片生产测试过程中的所有工程人员都需要 对测试原理有所了解才行。 图2 3 显示了超大规模集成电路芯片测试的基本过程。所需要的硬件设备 有测试设备、测试激励解压器、芯核和测试响应压缩器。图中的测试设备一般 指的是a t e ，芯核为被测电路( c u t ) 的核心部分。首先测试向量被施加在被测 电路的原始输入端p i ( p r i m a r yi n p u t ) ，然后进行测试，最后将电路原始输出 端p o ( p r i m a r yo u t p u t ) 输出的测试响应与期望值作比较，如果响应与期望值 是一致的，就说明该被测电路是无故障的。 2 i 3 测试经济学 图2 3v l s i 测试的基本过程 近来测试经济学受到相当的重视。测试成本和产品质量之间的关系比较复 杂。对于规模比较大的系统，测试成本大约占到了3 0 甚至更多。同时，原件 级的可测试性设计很难判断。 为了以最小的成本获得需要的质量等级，有必要采取一些折中措施。成本 包括了初始成本和运行成本、测试开发成本和可测试性设计成本。未来的趋势 是，可测试性设计成本将成为主导因素。扫描设计技术可以显著降低测试向量 生成成本，内建自测试方法可以降低a t e 的复杂性和成本。所以，可测试性技 术应包含在器件规范和测试计划中。 超大规模集成电路技术的发展趋势为电子制造成本提供了一个新的观点。 i n t e l 曾经报道过，生产测试和验证测试结合是它们的主要投资方向，而并不 是价值2 0 亿美元的生产线。很多系统公司认为测试将是他们制造成本的 5 0 - 6 0 。如果考虑测试设备成本的话，把测试硬件放在芯片上比用外部a t e 测 试可能会更加便宜。高速测试问题的一个可能的解决方案是芯片上的延迟测试 能力。增加的测试电路将产生时序信号并捕获电路的反应。在通信和计算机工 业，电子元件的测试是商业的一个重要部分，客户需要以合理的价格得到可靠 l o 的产品。面对粗浅的设计，制造商可以通过增加测试来改善可靠性，并将由此 增加的成本转交给了客户。可是，在竞争激烈的市场经济当中，客户可以通过 选择最好的产品使得自己的利益最大化。要想在商业环境中生存，制造商必须 寻求以最低的价格提供最好的产品和方法。这就要求在最大经济效率细生产。 在电子工业领域，一个普遍接受的观点认为在芯片被组装到印刷电路板 p c b 上之前必须要被测试，而p c b 板在组装到系统之前也必须被测试。这是因 为经验证明有十倍法则的存在。十倍法则是指，如果一个芯片上存在的故障没 有在芯片测试时被发现，那么在p c b 级别发现故障的成本就是芯片级别的十倍。 同样，一个p c b 级别的故障没有在电路板测试时被发现，那么在系统级别发现 该故障的成本将是p c b 级别的十倍。有人总结说，十倍法则应该改名为二十倍 法则，这主要是因为芯片，系统和电路板比这个经验公式刚提出来时更加复杂。 个制造过程的过程良率定义为可接受的部分与所有加工的部分之比，过 程良率简称为良率。工艺过程的变化，如圆片材料和化学试剂中的杂质、掩膜 上面或者注入系统里的尘埃、不正确的温度控制、掩膜对准偏差等都可能在圆 片上产生缺陷。缺陷通常指的是加工圆片中的物理缺陷。常发生的缺陷包括缺 少连接，导体开路，导体间桥接，缺少晶体管，不正确的参杂级别和许多其他 导致电路失效的现象等等。有些缺陷可通过光学和电子显微镜观测到，其他一 些看不见的缺陷只能由电子测试来检测。为了评估v l s i 的良率，将缺陷作为随 机模型。 先进的技术使人们能以合理的成本快速设计和制造非常复杂的电路。然而， 随着产品成本的不断降低，总成本中测试所占的比例在增加。为了控制测试成 本，设计者必须考虑测试的复杂性。在电子测试部分，d f t 很重要。扫描设计、 边界扫描技术和b i s t 简化了电子系统的测试问题。考虑b i s t 的情况，测试产 生和测试响应分析电路被内建在超大规模集成电路芯片上或印刷线路板上。测 试可以按标定的时钟频率进行，并且当器件被嵌入到更大的系