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h d t v 信道接收芯片的可测试性设计 摘要 伍过去的2 0 年中，半导体集成电路工业得到了迅猛的发展，从最 初的小规模集成电路到目前的使用超深亚微米工艺制造的超高速、超 大规模集成电路，芯片产业一直遵守着每1 8 个月集成度增长一倍的 莫尔定律。一方面随着集成度的提高，芯片的设计与测试变得越来越 困难，另一方面随着市场压力的增加，芯片设计与测试所需的时间周 期也变得越来越短，如何能够有效的保证在低测试成本、高可靠性的 前提下进行芯片的可测试性设计就是本文所研究的问题。 本文以基于美国a t s c ( a d v a n c e d t e l e v i s i o ns y s t e m sc o m m i t r e e ) 的a 5 3 标准的高清晰度电视信道接收芯片的设计为实例，对目前主流 的各种可测试性技术进行成本与性能的比较，形成了自己的结构化测 ， 试方案，f 即对内部核心逻辑采用扫描s t u c k - a t 测试、i d o q 测试、时 、 延测试等测试方法，对片载内存采用嵌入式自检测方式，并面向板级 测试实现了i e e e1 1 4 9 1 边界扫描结构，从实现结果来看这套解决方 案完全满足了代工厂的流片测试要求，到达了预期的目标。最主要的 一 目我们提出了对代码编写、模块划分、芯片总体参数设定等方面面向 j 可测试性设计的规范要求，这样可以充分保证芯片的前端逻辑设计过 渡到后端综合与物理实现的连续性。目前这整套可测试性设计方法与 流程已应用于中国标准的h d t v 信道接收芯片的设计中。 关键词：大规模集成电路，可测试设计，扫描测试、i d d q 测试，时 延测试，内存自检测，边界扫描测试 ， 。 d f to fac o m m u n l c a t i o n c ha n n e l r e c e i v e ro fh d t v a b s t r a c t t h el a s tt w od e c a d e sh a ss e e n s p e c t a c u l a r a d v a n c ei n s e m i c o n d u c t o rt e c h n o l o g y , r e s u l t i n gi na r e p a i dd r i v et o w a r d su l t r al a r g e s y s t e md e s i g nw h i c hc o n t a i n s m i l h o n so ft r a n s i s t o r s ，t h e yu s eu l t r a s u b m i c r o nf e a t u r et e c h n o l o g y , w o r ka t s u p e rh i g ho p e r a t i n gf r e q u e n c y a n dt h em o o r er u l eh a sn e v e rb e e nb r o k e n b u tt h i n g sn e v e rg o e se a s y , a si sk n o w n ，t h ec o s to fd e s i g na n dt e s tg r o w sh i g h e ra n dh i g h e rw i t h i n t e g r a t i o ni n c r e a s e ，f o rt o d a y ss o c ，t h et e s tc o s tw i l lb e5 0 o f t o t a l c o s t ，o nt h eo t h e rh a n d ，w i t ht h ec o m p e t i t i o ne n v i r o n m e n to fm a r k e t b e c o m e sh a r d e r , t h ec h i p sp e r i o dg r o w ss h o r t e r , t h i sd r i v et h ed e s i g n e rt o m a k et h ed e s i g nt i m e - t o - m a r k e ta n dt i m e - t o - v o l u m e h o wt om a k e d e s i g n t e s t a b l ei nal o wc o s tw a yw i t l lh i g hf a u l tc o v e r a g ew i l lb ed i s c u s s e di n t h i sp a p e r o u r p r o j e c ti sa c o m m u n i c a t i o nc h a n n e lr e c e i v e ro f h d t v , t h e c h i p i sb a s e do na 5 3s t a n d a r do fa t s c ( a d v a n c e dt e l e v i s i o n s y s t e m s c o m m i t t e e ) o fu s a w es t u d ya n d c o m p a r e t h em a i n s t r e a md f t t e c h n o l o g yi nc o s ta n dp e r f o r m a n c ea s p e c t ，b r i n gf o r w a r do u rs t r u c t u r e d d f t s t r a t e g y t h em o s ti m p o r t a n t ，w eb r i n gf o r w a r dt h ed e s i g nf o rt e s t r u l ei nc o d e d e s i g np h a s e ，t h i s w i l l g u a r a n t e e t h ef r o n te n d d e s i g n s m o o t h l yp a s s e dt h r o u g ht e s tp h a s et ob a c ke n dd e s i g n t h es t r u c t u r e d d f ts h o w sa g o o d r e s u l tt om e e tt i m e - t o - v o l u m ea n d p r o d u c t i o n ，- n m a n u f a c t u r i n gr e q u i r e m e n t s ，a n di t i sn o wu s e di no u rn e w d e s i g nb a s e d 0 1 1c h i n e s eo w nc h a n n e lr e c e i v e rs t a n d a r do fh d t v k e y w o r d s ：v l s i ，d f t ，s c a nt e s t , i d d qt e s t ，d e l a yt e s t ，m e m o r yb i s t ， j t a g 上海交通大学硕士学位论文 第一章绪论 在上个世纪的后二十年中，半导体集成电路工业得到了迅猛的发展，而且基 本上遵循着著名的摩尔定律，即每1 8 个月晶体管数目增加一倍，芯片集成度得 到不断地提高。表卜l 为美国n t r s ( n a t i o n a lt e c h n o l o g yr o a d m a po f s e m i c o n d u c t o r s ，半导体发展技术规划) 给出的v l s i 在进入深亚微米阶段后在 特征尺寸、工作电压等方面的发展趋势。当前2 0 0 1 年的特征尺寸为0 1 3 u m ，到 集成电路工艺发展趋势 l9 9 719 9 92 0 0 l2 0 0 62 0 0 92 0 1 2 m i nf e a t u r e s i z e ( m )0 2 50 1 80 1 30 10 0 70 0 5 t h r e s h o l dv o l t a g e )050 4 503 5o ，302 50 2 t 。( m ) 5432l51 c “目m “a f m ) 5 03 62 12 01 61 4 n o r m i n a l l a m ) ( n m o s p m o s ) 6 0 n ，2 s 06 0 n 尼8 05 0 0 ，2 加6 0 0 ，2 6 ，2 舯6 0 0 ，2 m a x i 一m ) o o r m i n i m t m a ld w v i o e ) 1l331 01 0 s u p p l yv o l t a g e ( v ) 2 5181 s1 _ 20 90 6 u s a b l et r a n s i s t 0 , r s ( m i u i o m ，c m 2 )81 42 44 06 41 0 0 c h i ps i z e ( c m 2 ) 33 44 35 26 275 c h i p p a d c o u n t2 5 甜3 0 0 - 9 m5 2 1 8 表卜1 深亚微米工艺发畏趋势 t a b l el - lt h et r e n do f u l h - as u b m i e r o t e m k n o l o g y 2 0 1 2 年器件的特征尺寸将达到0 0 5 u m ，在l 平方厘米的面积上将可以集成l 亿 个以上的晶体管，同时单片芯片上可集成的功能单元不断增加，目前已经可以把 系统完整集成在单一芯片上( s o c ) ，而且数模混合的s o c 正在积极的研发中。可 以看到，随着芯片的复杂度以指数形式增加，研发所需的设计与测试费用也急剧 上升，而且测试成本在总成本中所占的比重也越来越大，因此要在最大可能节约 成本的情况下保证芯片的高可靠性就是本文所要解决的问题，这是一个可测试性 设计的问题，也叫d f t ( d e s i g nf o rt e s t ) 。 本章首先在第一节阐述可测试性设计的意义；第二节是通过对性能与成本约 束下的可测试性策略进行分析对比，确定适合我们项目的测试方式，并合理选择 e d a 工具。第三节给出本文的研究重点与章节安排。 1 1可测试性设计的意义 1 1 1 可测试性设计的意义 我们知道测试的目的是要保证芯片的可靠性，那么测试具体对于芯片质量的 影响又如何呢? 下面就一个数字芯片的固定故障模型为例讨论这个问题。 假设芯片的成品率为y ( 排除了封装对芯片故障的影响) ，故障覆盖率为t ， 投放市场产品的质量用d l 表示，又假设芯片电路中可能发生几个互相独立的故 障，每一个故障发生的概率都是p 。，因此成品率可表示成： y = ( 1 一只) ” 1 。r 可一 上海交通大学硕士学位论文 设有一个测试集t s ，它能覆盖电路中n 个故障中的m 个，因此此测试集的故 障覆盖率t 为： ，：竺 ” 如果把经过t s 测试之后的产品投放市场， 障未被测出，所以好芯片的概率为： 1 - 2 显然在此产品中还存在n _ 个故 p 2 ( 1 一只) l 一3 由于考虑到投放市场产品的质量d l 可以用l p 表示，所以最终可得： 脱：l 一( 1 一只) ：卜】， ：1 一y ” l 一4 ， 根据式( 卜4 ) 我们可以得到对于不同成品率y 、故障级别d l 和故障覆盖率t 的关系曲线。 图1 1d l 与t 的关系曲线 f i g u r e1 - it h er e l a t i o n s h i pb e t w e e nd l a n dt 从图l 一1 中可以得出结论：若要提高投放市场产品的质量，就需要提高测试。 n 集t s 的故障覆盖率，这也意味着需要提高测试的开销( 测试生成开销和测试施 加开销) 。另外据资料统计表明，检测一个故障并排除它，所需的开销若在芯片 级为l ，则插件级为1 0 ，系统级为1 0 2 ，机器使用现场为1 0 3 。这表明故障定 要在芯片级测试中检测出来，绝不能把它带到插件级或更高的级别。而随着工艺 的发展，从l s i 、v l s i 到目前的u l s i ，芯片少则几十万门，多则上千万门，如 果还是沿用传统的设计与测试分立的设计流程，即从芯片的输入端进行功能向量 测试或全向量空间的故障测试，这显然是不可行的，因为所需要的测试时间已经 是天文数字。积极的做法是从开始就将故障测试问题考虑到电路设计中去，即 可测试性设计的方法。事实上从业界普遍采用的设计流程的历史上看，这种设计 与测试的融合从上个世纪9 0 年代前期就已经开始f l j ，从表1 - 2 以及图1 - 2 可以 看出这个过程，特别是对一些高端芯片更是如此。总的来说，这种测试与设计融 合的目的是要把测试的复杂度与开销的一部分转嫁到了放在了芯片的设计成本 上，这样可以使测试成本与芯片规模呈一定的线性关系，有利于集成电路的发展。 传统测试扫描方全扫描门) 岈b i s t 方式砘 1 9 9 2 39 0 - 1 0 5 5 9 5 ) 。下面图1 1 1 就是用于时序电路的l b i s t 电路模型。 翟i 试平列 图1 - 1 1 时序电路的l b i s t 结构 f i g u r e1 - 1 1l b i s ta r c h i t e c t u r e u s e di ns e q u 训a lc i r c u i t 对于a b i s t 来说，内存的检测有一定的特殊性，除了类似于数字逻辑电路 的开路、短路、桥联等故障外，由于内存的结构规整、排列紧密，内存单元之间 会存在耦合故障，所以a b i s t 一般使用特定的故障模型，测试向量也不使用伪 随机序列发生器，而是根据算法生成特定的向量。图l - 1 2 是一个多存储器模块 a b i s t 电路模型。运行的结果经过压缩，再通过扫描逻辑的控制移位输出。 图卜1 2 多存储嚣模块a b i s t 电路模型 f i g u r e1 - 1 2a b i s tm o d e lf o rm u l t im e m o r yb l o c k st e s t 扫描技术 b i s t 技术 对a t e 设备的依赖需要昂贵的高速a t e 。 不需要高速a t e 。 l 测试速度扫描数据通过i o 端口同a t e 设 不需要进行大量的与a t e 设备 上海交通大学硕士学位论文 各交换，i o 口的速度大大落后于 的数据交换，不受i o 口的速 芯片内的数据交换速度，形成速度限制；可以并行的测试不同 度瓶颈，限制了测试速度的进一芯片及芯片的不同模块，大大 步提高。 提高了测试的速度。 测试矢量的太小芯片的规模越大，扫描链的长度不需要大容量的存储设各来存 越长，测试矢量的具体生成与优 储测试矢量，因为很多b i s t 都 化花费就越大，同时要求太容量使用伪随机发生序列来产生测 的存储设备来存储所需的测试矢试向量。 量。 对设计流程的要求扫描技术因为其设计简单，且已由于b i s t 结果需要针对特定 经通过e d a 工具完成了流程化，的硬件逻辑进行设计，比如对 可以在可阻接受的时间内得到很高速数据通路进行测试就要考 好的结果，并且人机交互比较少。虑是否影响性能。对那些使用 伪随机向量的需要进行算子的 合理选择。 表卜5 扫描技术与b i s t 技术的优缺点 t a b l e1 - 5a d v a n t a g ea n dd i s a d v a n t a g eb e t w e e n $ o a nt e s ta n db i s t 以上总共介绍了三种d f t 技术，分别是扫描测试技术、边界扫描技术与嵌 入式自检测技术，下面我们将对具体的测试策略进行介绍，并根据我们的设计约 束进行选择。 如果对测试目的进行分类，测试策略共分有两大类：功能测试与结构测试。 功能测试的出发点是保证用户正常使用该芯片，即它对芯片正常工作态进行测 试。而结构化测试是以一定的故障模型为基础，对其逻辑电路生成测试向量。这 两种技术的优缺点将在下面介绍。 ( a ) 功能测试 功能测试实际上可以利用芯片在设计时针对各个模块或整个芯片的检查与 验证向量作为测试激励，这种方法的好处是所需要的测试向量数量比较少，并且 芯片上大部分的关键路径都可以被覆盖到，同时也由于它的测试时间比较长，不 利于在进行晶片测试( w a f e rt e s t i n g ) 的有限测试时间内施加完所有向量。 一个好的功能测试向量集应该可以有效的检测出芯片的好坏，但这依赖于设 计与设计者的优化和选择，因此如果芯片的测试主要依赖于功能测试，那么首先 它需要花费大量的人力资源去生成完全的测试向量；其次是可能需要更加昂贵的 a t e 设备，因为功能测试需要保证引脚有尽可能高的电气性能，a t e 所支持的 引脚数必须大于芯片引脚数，而且测试所需的内存会比较大；一般说来，完全依 靠功能测试是不可能达到非常高的测试覆盖率( e , g 9 9 ) ，更糟的是它很难对故 障进行定位。由此可见功能测试对于v l s i 级设计来说应该只是别的测试策略的 补充。 ( b ) 结构化测试 结构化测试的最太好处是可以利用商业e d a 软件对测试向量进行自动向量 生成( a t pg a u t o m a t i c t e s t p a t t e r ng e n e r a t i o n ) 与自动诊断，它可以保证极高的 测试覆盖率，比如9 9 9 的s t u c k a t 故障覆盖率与9 5 以上的传输故障覆盖率。 结构化测试主要依赖扫描测试法与其它一些d f t 技术，故障模型使用最多的是 s t u c k a t ( s a f ) 模型，当然其它的模型诸如桥联模型、传输时延模型、晶体管 开断模型等也得到了发展。 上海交通大学硕士学位论文 结构化测试可以包括以下几种具体的测试方法。 ( i ) 确定性的s t u c k a t 故障测试 确定性s t u c k - a t 故障( d e t e r m i n i s t i cs t u c k f a u l t ，简称d s f ) 向量的产生首先 是通过对逻辑电路的故障假设，再对故障传播的敏化通路进行计算，并反推至输 入端，最终形成测试向量。这种方法相对于其他的结构化测试策略有测试向量集 合小、测试覆盖率高等优点，但是由于它需要对由a s i c 标准单元库提供的逻辑 电路模型的每个输入输出进行故障假设，所以生成的时间比较长，如果由于种种 原因电路中的一些时序单元没有被转换成可扫描单元，e d a 工具在进行d s f ，t - n 计算时就可能会使用支持时序电路的a t p g 算法，那么所花的c p u 时间就会更 长。 ( i i ) 加权随机向量测试 加权随机向量测试( w e i g h t e dr a n d o mp a t t e r nt e s t i n g ，简称w r p ) 与d s f 使 用相同的故障模型，但是它可以有效的减少测试数据量 1 2 , 1 3 】，因为它使用了l f s r 伪随机序列技术，同时它又使用了特定算法判断l f s r 的算子的有效性即通过 对算子加权的方式排除那些对测试覆盖率贡献不多的向量，以减少测试所需的时 间。从以上可以看出w r p 方式可以带来两个好处，首先测试所需数据量可以得 到很大的减少，因为它只需保存加权算子集合与起始相位，向量是由a t e 设备 根据算子自动生成，一般来说数据量只是使用固定s t u c k - a t 模型生成的向量的2 1 0 ；另外w a p 在生成测试矢量的时间上也有一定的提高，并且它可以产 生更好的“非模数”测试覆盖率 w r p 方式也有其缺点，我们知道随机向量作为测试矢量要在有效的覆盖其 向量空间后才可以到达很高的测试覆盖率，而且要在覆盖率已经很高的情况下，一。 n 例如9 5 ，再要提高，那么所需要增加的算子以及所增加的测试时间的有效度 就会下降。另外在晶片测试( w r i e rt e s t ) 测试时间的约束下，能否保证f o u n d r y 规定的测试覆盖率也是问题，在有关这个问题的解决上，【1 4 提出可以通过增加 扫描端口或增加片载的m i s r ( 多输入特征寄存器) 来改善，【1 5 ，1 6 提出来的利 用s r l ( 移位锁存器) 在指令的控制下进行移位，跳过随机向量所生成的固定序 列的一些相位，使测试矢量变得更加有效，但是这些方法的提出有一定的研究性 质。就目前的业界的通用策略来说，由于要达到高测试覆盖率的w r p 方式需要 对测试结构进行自行设计，e d a 工具不能很好的支持，这并不符合目前芯片设 计的面向市场所需要的快速的设计原则，因此主流芯片似乎没有对核心的内部扫 描测试完全采用w r p 方式的。就目前的研究热点而言，主要也是将w r p 方式 用在b i s t 即嵌入式自检测方面。因此对于我们的项目，只是把w r p 方式作为 d s f 的一个补充。 ( i i i ) 时延测试 上面所提到的d s f 与w r p 等测试方法都是针对s t u c k - a t 这种故障模型来说一。 “ 的，也就是说主要是为了检测芯片的开、短路以及桥联等故障，但是每个模型都 有它的局限性，s a f 模型的高故障覆盖率并不能保证芯片正常的工作，于是时延 测试就产生了，它的目的是为了保证电路在指定的时钟频率下工作正常，这对于 目前的深亚微米的高速芯片的检测有非常重要的意义。 时延测试的模型有许多种，例如传输时延故障模型1 1 7 , 1 8 , 1 9 ( t r a n s i t i o nf a u l t m o d e i ) 、门延时故障模型1 2 0 1 ( g a t ed e l a yf a u l tm o d e l ) 、路径延时故障模型1 2 1 0 2 矧 ( p a t hd e l a yf a u l tm o d e l ) 等，以及从它们衍生出来的线性延时故障【2 4 2 副( l i n e d e l a yf a u l tm o d e l ) 、片断时延故障模型【2 “( s e g m e n td e l a y f a u l tm o d c d 。目前时 上海交通大学硕士学位论文 延故障的研究是一个热点，从上面众多的模型也可以看出这一点，对于我们实际 的应用而言，主要还是依靠e d a 工具的支持，所以在最终的测试向量生成只会 使用其中的一种或两种。 ( i v ) i d d q 测试 i d d q 测试也叫静态电流测试，它通过检测芯片的电源v d d 线上的静态工 作电流，如果其数值在设定的门限外，则表征芯片中有故障存在，这种测试方法 主要针对c m o s 工艺的芯片而言的，因为c m o s 的静态功耗非常小，一般在 1 0 ”w 的数量级左右，而如果出现了短路等故障，则所期9 量的电流会比正常值 大很多倍。 使用i d d q 测试有两个目的，一个是把它作为s a 模型的补充，因为s a 故 障模型从本质上可以认为是一个数字式测试方法，但是它并不能保证模拟故障也 能够被覆盖到【2 7 1 ，当这种故障出现时，也许它并不是严重到能够导致逻辑故障的 程度，但是它却能够使驱动源不能控制故障端点，从而导致电路的不稳定，这也 就是i d d q 测试产生的原因。 ( v ) 边界测试 在前面介绍主流d f t 技术时提到了边界扫描测试以及目前的边界扫描标准 i e e e11 4 9 1 协议，这些协议是作为方便板级互联的测试而加入到芯片内部逻辑 的协议标准，是作为核心逻辑测试的补充，而且从目前的业界设计隋况看，设计 加入边界扫描协议己成为一个通用的标准，这样可以方便电路板级设计者进行测 试与诊断。 从上面的对测试策略的介绍可以看出，结构化测试策略由于引入了多种测试 模型与结构，它能够有效的保证芯片在可预测的时间内提供量产所需要的高测试 覆盖率，并且r u mr o u n d 时间也比较短。 1 3 本文的研究方向与章节安排 在绪论中我们己对测试成本进行了研究，通过对主流d f t 技术的比较以及，一- n 测试策略上的考虑，形成了自己的结构化测试方案，也就是针对核心逻辑使用基 于s t u c k a t 模型的扫描测试向量生成，基于i d d q 模型的i d d q 测试向量生成， 基于时延故障模型的d e l a y 测试向量生成；针对片载内存的a b i s t 逻辑结构生 成；边界扫描测试逻辑结构生成。本文以对8 v s b 芯片进行可测试性设计为实例， 深入讨论其中的一些具体测试选择，改进方法，并对目前所做的工作进行小结， 提出对第二代h d t v 信道接收芯片的测试设计要求与努力方向。 本文的章节安排如下： 第二章针对核心逻辑的可测试性设计进行分析，给出代码编写、结构划分的 面向测试的规范。详细介绍了扫描测试、i d d q 测试、d e l a y 测试的过程、遇到 的问题，并给出了测试结果。 第三章对片载内存的自检测逻辑进行介绍，通过对内存测试算法的研究，给 出了适合于我们设计的简化算法，给出了设计结构与测试结果。 第四章对边界扫描测试的结构进行设计，这是一个严格按照i e e e l l 4 9 1 协 议的设计，详细给出了设计结构与测试结果。 。 n 最后是全文总结，介绍了我们正在或将来准备进行对目前的设计结构进行改 进的地方，以适应税们第二代中国标准的h d t v 信道接收芯片的设计。 上海交通大学硕士学位论文 第二章核心逻辑的测试 在第一章中的序论中已对各种测试策略及其成本进行了完整的介绍，对于我 们这个芯片项目，主要选择了结构化的测试结构，以保证足够的良品率。本章主 要介绍核心逻辑测试的实现，分为以下三个部分：第一节介绍故障的物理表现形 式并介绍了s t u c k - a t 故障；第二节是具体核心逻辑测试的实现，分为扫描测试、 i d d q 测试和时延测试，并给出了测试结果；第三节对本章进行小结。 2 1 内部扫描测试 在序论中我们可以看出芯片的测试在整个芯片设计过程中占有很重要的地 位，并且已经明白其重要性，但是首先有个问题要搞清楚：芯片的故障到底是从 设计到生产的什么步骤中引入的。下面就先从这个问题入手，为以后介绍 s t u c k a t 模型、以及后面的i d d q 、时延故障提供物理上的依据。 2 1 1 故障以及它的物理表现形式 集成电路的生产工艺是非常复杂的，由上百道工序组成，例如典型的掺金 t t l 电路工艺在裸片制造阶段需要4 0 多道工序，而p 阱的c m o s 工艺从衬底清 洗到中间测试，需要5 0 多道工序，这还不包括中测以后的工序，如裂片、压焊、 封装等后工序。在众多工序中的一环出现了的某个瑕疵都可能最终演变成一个故 障，在具体的影响形式上这个瑕疵可以使一个晶体管不工作，它可能断开或加入 与其他晶体管的互联中。r a o 在 2 8 】中提到金属连线工序阶段( 引线孔光刻与铝 沉淀) 所产生了两类缺陷：由于开孔腐蚀不完全，导致并排相邻放置长连线中出 现了桥联以及短路故障；同样，过腐蚀则会导致断、开路故障。另外缺陷在裸片 制造完成后仍然会被引入，在按下来的中测、裂片、压焊、封装等过程都会引入 它们自己的缺陷和相应的故障机制。比如在封装阶段，由于很多不同种类材料的 引入，金属、半导体、塑料、陶瓷等，它们有不同的电气与热性能，这些性能的 差异会由于腐蚀、重压、粘合、破裂、剥落等外因给芯片带来故障。缺陷的产生 也可以是环境因素所造成的，比如被污染的材料，非洁净的腐蚀槽等。 表2 1 对一些常见故障进行归类，第一列按照故障是发生在核心逻辑还是在 芯片封装阶段进行分类：第二列是物理故障，从本节开头的分析可以看出物理故 障的类型非常多，因此必须用故障模型对其进行简化。故障的模型有很多种我 们首先简单的把物理故障映射到逻辑层次，然后对这些逻辑故障进行分析，看看 那些是严重到可以影响芯片的正常运行，或使其性能下降的。这种故障有三种， 分别是表中的退化故障、开路故障、短路故障。 故障级别物理故障退化故障开路故障短路故障 封装中的引线的遗漏和短路所导致 的断开、未控准以及质量不佳的压焊 芯片级表面污染、受潮 金属电子迁移、受压变形 引线剥落 接触开路 栅级到漏、源级短路 门级场氧化寄生器件 。 一 上海交通大学硕士学位论文 l 鍪茎至薹茎兰二! 三：三三竺 二二二二二 二二工 i 模版未校准1 1i1 表2 1 物理故障到逻辑故障的映射 t a b l e2 - 1l o g i cf a u l ta n di t sc o r r e s p o n d i n g p h y s i c a lf a u l t 个退化故障可能是由一个参数故障或是时延故障引起的，例如参数故障可 以使t t l c m o s 的反相器的跳变门限脱离正常值。时延故障则可以导致关键路 径的时序不满足设计所规定的标准，相对于参数故障，时延故障的检测就要困难 一些。开路故障是由连线的不良接触、小段引线蚀刻过腐蚀或遗失等原因产生的， 它使逻辑单元电平传输直接通路中断。短路故障由扩散短路、引线腐蚀不完全、 毛刺以及通孔等制造缺陷产生，它使电路的某些部分非正常相连。一般大部分的 短路故障出现于互连线中，通常也称为桥联故障，该故障在c m o s 电路中发生 的频率比较高。 2 1 2s t u c k - a t 故障模型 简单s t u c k - a t 模型( s i n g l es t u c k a t f a u l t ，简称s s f ) 假设待测逻辑中同时只 有一个逻辑故障发生，与s s f 对应的是多重s t u c k a t ( m u l t is t u c k a tf a u l t 简称 m s f ) 故障模型，它假设芯片中不止一个逻辑故障发生，虽然它可以处理多个故 障问题，但是在实现上过于复杂。我们希望m s f 能够被s s f 的检测所包含，从 业界的实际使用上看，事实也确实如此。另外其实还可能有其他的一些故障模型， 比如可以假设故障是被定义在晶体管级，使用晶体管级开路、短路故障建模，而 且这样的模型更加贴近于实际的物理故障。但是，实践上看，s s f 非常可靠，这 也是该模型从上世纪7 0 年代被提出以来，不受摩尔定律支配的集成电路发展规 律的影响，直到现在还被普遍采用的原因。 在s s f 模型中假设物理故障对电路的影响只分为两种情况：固定l 故障 ( s t u c k - a t1 ，简称s a l ) 与固定0 故障( s t u c k - a t0 ，简称s a o ) 。对数字电路来 说，s s f 通常被假设在逻辑单元，比如与门、或门、触发器等的输入、输出端口 上，我们把这种故障称为门级或结构级，对于这些单元内部的故障一般并不再进 行假设，这一点前面可以看出，一些开关级模型与门级模型相比，在保证芯片量 产的生产测试中并不会显得更加有效。 当故障改变了一个单元的行为，这个改变称为故障影响，如果这种影响通过 电路导致另外的标准单元的行为改变，这就称为门级故障传播。如果在电路设计 中有许多功能模块，我们也可班只对这些模块的输入、输出引脚进行s s f 假设， 同时希望故障能够通过模块传播，并且不对模块内部的单元进行处理，这称为行 为级故障传播。设计者可以根据其测试级别进行不同的s s f 级别传输定义，比 如如果测试板级，就可以假设芯片级故障传播等。一般对于a s i c 使用的是门级 的s s f ，图2 1 是一个从电路物理故障到门级逻辑故障映射的例子。 上海交通大学硕士学位论文 睡 檄。； 藉 a s l m l h 。n n s m o h d e 。l _ e d m b y ：s 州 嚣甚d 上。 图2 一l 物理故障到门级逻辑故障的映射 f i g u r e2 - 1a c a s es t u d yo f t h er e f l e c t i o nb e t , , v c c nl o g i cf a u l ta n d p h y s i c a lf a u l t 图( a ) 中f 1 、f 3 、f 5 为s a 0 故障，f 2 、f 6 为s a l 故障，f 4 为桥联故障，不 能完全定义为s s f 故障。先进行( a ) 到( b ) 的故障简化，接着到( c ) 的门级 故障，最后生成了门级s s f 故障。 2 2 核心逻辑检测及其电路的生成 2 2 1 扫描方式的选择 从上两小节，我们对s s f 模型有个完整的了解，从中我们可以发现，s s f 是 可以对电路中任何门单元的输入、输出端进行假设，可以对这些故障进行检测的 基础就是故障的可传播性，这一点在组合电路中是很容易做到的，但是对于时序 电路而言却有定的困难，可以想象，由于电路中有储存单元，所以故障可能永 远在电路内部的各状态之间循环而无法传播到输出端被捕捉到，即使能被捕获 到，其所花费的测试时间上的开销也是惊人的，因此必须把包含时序逻辑的电路 有效转换为组合电路。在绪论中我们可以看到扫描测试法非常好的解决了这个问 题，而且通过对比全扫描法与部分扫描测试法的优缺点，我们选择全扫描测试来 对芯片的核心逻辑进行检测。 我们使用的是s y n o p s y 一公司的t e s tc o m p i l 0 瑚、d f tc o m p i l e r t m 等工具， 对于扫描测试的加装方式，工具共支持4 种主要形式：多选触发器扫描模式 ( m u l t i p l e xf l i p f l o ps c a n ) ；测试时钟扫描模式( c l o c k e d s c a ns c a n ) ：电平敏感扫 描模式( l s s ds c a n ) ；辅助时钟电平敏感扫描模式( a u x i l i a r y c l o c k l s s ds c a n ) 。 另外在l s s d 模式种还分为单1 a t c h 扫描、双l a t c h 扫描和时钟l s s d 等。这些模 式的优缺点从下表可以看出，由于除了多选触发器扫描模式外，其它的方式均对 部分扫描方式比较适合，我们决定使用前者。虽然多选触发器扫描模式支持栓锁 l 多选触发器扫描测试时钟扫描电平敏感扫描辅助时钟电平敏感扫描 l 时序上的影响关键路径时延增有一定的负面影有一定的负面性能影响最小 加响影响 1 6 1 r r 一一 上海交通大学碰士学位论文 面积上的影响以常用的d 触发以常用的d 触发由于l s s d 中还由于有3 个测试时钟，所 器为例，面积增加器为倒，面积增加有分类，面积增以面积增加非常多 1 5 3 0 15 3 0 加从1 5 1 0 0 不等 端口引脚开销最少情况下只需增加一个测试时最少需要两个3 个测试端口 增加一个t j c s t _ l ：1 2 钟端口主从测试时钟 端口 支持设计策略典型使用在边沿典型使用在边沿支持带异步预支持异步l a t c h 触发设计中，可以触发设计中可以置与清除端口 支持异步的l a t c h 支持异步的l a t c h 的l a t c h 支持扫描簧略主要以全扫描为比较适台部分扫由于有专用的由于功能时钟不起作用， 描，因为专用的时i 试端口，所以所i ；i 有些扫描规则可以 钟可以使非扫描比较适合部分放松。 单元在测试时移扫描支持全扫描与部分扫描 位数据 表2 - 2 多种扫描方式的比较 t a b l e2 - 2c o m p a r eo f v a r i o u ss c a nm e t h o d o l o g i e s 逻辑( 1 a t c h ) ，但是从最初对项目进行规划时就规定，该芯片只使用边沿触发逻 辑( 这个考虑是因为静态时序工具对l a t c h 单元的支持并不好) ，那么最常用的就 是d 触发器。图2 2 是d 触发器在进行可扫描替换前后的逻辑图。从图中可以一。 n 看出可扫描d 触发器在原先的基础上增加了扫描输入端1 ：1 、扫描使能端口，扫 描输出端口的定义是随着扫描使能端来决定，在s c a n e n 为低电平时触发器为 功能态，逻辑功能末改变，在使能为高电平时，则变为扫描移位单元。 l 一1 图2 - 2d 触发器的, - q - 棚, j 试替换 f i g u r e2 - 2df l i p - f l o pr e p l a c e db y as c a n a b l eo n e 2 2 2 扫描链的加入 加入扫描测试结构的步骤是在对模块完成了硬件描述语言表述之后也就是 说在把寄存器传输级代码( r e g i s t e r t r a n s f e rl e v e l ，简称r t l ) 综合到门级的具 体结构中进行，因为采用的是全扫描策略，d e s i g nc o m p i l e r t m ( 以后简称d c ) 根据代码，把模块中描述到的寄存器全部转化成可扫描寄存器，此时从电路结构 中看，见图2 - 3 ( a ) ，每个可扫描单元的输出全部反馈到该单元的s c a n _ i n 端口， 由于目前仅是电路综合阶段，d c 只需要把由测试所带来的时延考虑进去即可， 无需把扫描结构打开。一个o 1 8 工艺的二选一复用器在典型工艺、1 8 v 电压、 温度2 5 。c 下的典型时延为0 2 n s ，这个时延必须在综合中被考虑到。我们的芯片 工作频率为1 0 7 6 m h z ，也就是说寄存器到寄存器之间的时序必须满足9 2 9 n s 的 时序关系，另外由于芯片的最终布局布线将交由台湾联华电子公q ( u m c ) 完成， 应厂家要求保留2 0 的余量，也就是7 4 n s ，再保留0 1 - - o 2 n s 给系统顶层集成后 1 7 一。旷1 r 一 上海交通大学硕士学位论文 得到7 2 n s ，这里虽然没有考虑扫描测试所带来的时延负面影响，但是可以看到， 由于已经提供了总共约为2 3 的时序余量，因此可以保证时序的正确，而且从 综合工具的角度看，我们可以指望e d a 工具解决时序超出规定值1 0 以内的故 障。实际中的情况验证了我们最初的假设，经过与后端c a n d a n c e 公司的布局 工具p r e v i e w 以及a v a s t r “公司的布线a p o l l o i l l ”工具在物理与逻辑层次间的 多次迭代后，时序最终满足要求。另外在最终形成扫描链中，见图2 3 嘞，我们 可以看到由于每个寄存器的输出既要作为功能状态参与逻辑运算，又要作为移位 单元把上一级扫描单元的电平输出到后级的扫描输入中，由此可见，对寄存器 的输出端口就相当于增加扇出数，也就是增加了负载，增加了时延，有关这个负 面影响在综合中是以牺牲一定的面积代价来保证时序的要求，不过实际看起来代 价不大。 接下来的插入扫描链的过程由d f tc o m p i l e r t m 来完成，见图2 3 c o ) ，每个可 扫描单元的扫描输入输出端口依次相连，形成了移位数据链。通过对电路的转换， 2 3 ( a ) 来加入扫描链 2 3 ( b ) 加入扫描链之后 图2 - 3 加入扫描链的前后对比 f i g u r e2 - 3 t h e p r ea n d p o s ta r c h i t e c t u r e o f s e a n a b l e f l i p - f l o p 芯片上的测试输入、输出端口经由寄存器移位数据，这样每个寄存器的状态都变 为可控制与可观察的，并把时序电路转换为组合电路。由于扫描可以控制芯片的， 内部状态，相当于把复杂电路进行分割使之成为只有寄存器到寄存器直接的简单 组合电路，一般来说，组合电路的测试向量是和电路门数与输入引脚的比值相关 的，这个比值越大，测试所需要的向量就越多，现在由于扫描链的分割作用，无 疑所需要的总的测试向量也会大大减少。 扫描链可以由多条组成，在这种情况下扫描测试并行工作，这无疑加快了测 试速度，但是所需要的测试输入引脚就会增加，如果不增加测试端口，就必须把 测试引脚和功能引脚复用，复用就会有时序上的性能下降，所以合理的选择扫描 链数目是比较重要的。另外还有一个因素制约测试链数目：a t e 设备。如图2 - 4 所示，a t e 使用设计者提供的测试向量文件来对芯片进行生产测试，以筛选出合 格产品，由于测试向量数据需要储存在内存中，而a t e 提供给每个引脚的内存 都是独立的，例如u m c 的a t e 提供2 m b i t 内存，引脚，因此就要求我们所有的 图2 4 通用a t e 设备 画 工作站 1 8 r 一 一圭塑茎望查堂堕圭堂壁丝苎 f i g u r e2 - 4g e n e r a la t ea r c h i t e c t u r e 测试向量，包括扫描测试、i d d q 、时延测试、边界扫描测试以及其他一些功能 测试向量的数目控制在2 m 以内。对于扫描测试的每引脚测试向量数目计算如， 。 r 下： 向量数目( b i t ) = 最长链的寄存器数目测试向量数2 1 一般我们插入扫描链都采用均衡方式，也就是每条扫描链的数目基本相同， 并且由于芯片中的时钟域只有一个：s y s _ c