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f p g a 测试技术研究 摘要 现场可编程门阵列( f p g a ) 器件是种可编程器件，特别适台集成电路的 新品开发和小批量a s i c 电路的生产，近几年来发展非常迅速，已广泛应用于许 多领域。但随着f p g a 的广泛应用，对其准确性和可靠性的要求也变得越来越高。 所以，有必要对f p g a 器件的故障检测、诊断方法以及各种可测性设计技术进行 全面深入的研究。 论文首先介绍了s r a m 型f p g a 的典型代表x c 4 0 0 0 系列的结构和主要特 性，并对x c 4 0 0 0 系列器件的配置模式和配置顺序做了简单介绍。根据x c 4 0 0 0 系列器件各组成模块的功能和特点，可以将其分为可编程逻辑功能块( c l b ) 、 输入输出功能块( i o b ) 、互连资源( 取) 、可配置接1 3 模块( c i m ) 和进位逻辑 ( c l m ) 等五大部分组成。 对于这五个功能模块，可以采用“分治法”分别考虑各个模块的测试问题。 论文随后深入讨论了各模块的测试问题，由于r a m 颡 【 式的特殊性，所以对函数 发生器r a m 模式的测试单独进行了讨论。我们在对各功能模块进行测试的时候 基本上都是采用构成“一维阵列”的方法来进行。即把相同的功能块串连起来， 通过公共输入端和初始输入端来施加测试向量，并将结果通过功能块逐级的传 递，最终由一维阵列的输出端输出。这主要是受到f p g a 芯片输入输出端口数目 的限制，以及为了满足可控性和可观性的要求。通过这样的方法，较好的解决了 各个功能块的测试问题，保证了较高的故障覆盖率。 设计 关键词：可编程器件、f p g a 、x c 4 0 0 0 、故障8 i 塑d , 测试与诊断、可测性 a b s t r a c t f i e l dp r o g r a m m a b l eg a t ea r r a y ( f p g a ) a l l o w sp r o g r a m m i n go f t h ed e v i c e ， w h i c ha r es u i t a b l ef o rd e s i g na n dl o w - v o l u m e p r o d u c t i o no f a s i c s r e c e n t l yf p g a s a p p l yi nl a r g e rf i e l d s a n da r e r a p i d l yg r o w i n gi ni m p o r t a n c e w i t ht l l e p o p u l a r a p p l i c a t i o n o ft h ef p g a s ，t h er e q u i r e m e n to fv e r a c i t ya n d r e l i a b i l i t y a l e v e r y i m p o r t a n tf o rf p g a s f o l l o w i n g ，i ti s e s s e n t i a lf o rf p g a st or e s e a r c ht h ef a u l t d e t e c t i o n ，f a u l td i a g n o s i sa n dt e s t i n gt e c h n o l o g y t h ep a p e ri n t r o d u c e dt h ec o n f i g u r a t i o n sa n dc h a r a c t e r i s t i c so fx c 4 0 0 0s e r i e s w h i c ha r et h et y p i c a ls r a m - b a s e df p g a s ，t h ec o n f i g u r a t i o nm o d e sa n do r d e r so f x c 4 0 0 0s e r i e sd e v i c ea l s om e n t i o n e d a sf o rt h em o d u l ef u n c t i o na n dc h a r a c t e r i s t i c o f x c 4 0 0 0p r o d u c t s ，i tc a nb ed i v i d e dt of i v ep a r t s ，c o n f i g u r a b l el o g i cb l o c k ( c l b ) ， i n p u t o u t p u tb l o c ko o b ) ，i n t e r c o n n e c t i o n r e s o u r c eo r ) ，c o n f i g u r a b l ei n t e r c o n n e c t i o n b l o c k ( c i b ) a n dc a r r yl o g i cm o d u l e ( c l m ) t ot e s tt h o s ef n ef u n c t i o n - m o d u l e s ，s e p a r a t e l ym 勰a g em e t h o di su s e d t h e p a p e rd i s c u s s e d t h et e s td e t a i l so f t h o s ef i v ef u n c t i o n - m o d u l e so n e b yo n e b e c a u s eo f t h et e s t s p e c i a l t i e so fr a m ，t h es i g n a l sg e n e r a t i o nm o d eo fr a m w a sd i s c u s s e d s e p a r a t e l y w eu s e d t h e “o n e d i m e n s i o n a la r r a y s ”m e t h o dt ot e s tt h ef u n c t i o n - m o d u l e s 1 1 1 es a n l er u n i o nm o d u l e sw a sc o n n e c t e d a n dt h et e s tv e c t o r sw a sa p p l i e da t c o m m o n i n p u ta n d i n i t i a li n p u t t h e nt h er e s u l tw o u l db eo u tp u tf 0 1 l o w i n g 谢t l lo n e d i m e n s i o na r r a y c o n s i d e r e do ft h el i m i t a t i o no ff p g a sy op o r ta m o u n t ，t h e c o n t r o l l a b i l i t ya n do h s e r v a b i l i t y , w eu s e dt h i sm e t h o da n dw e l ls o l v e dt h et e s to f f u n c t i o nm o d u l e sa n df o u n dh i g hf a u l tc o v e r a g e k e yw o r d s ：p r o g r a m m a b l ed e v i c e ，f p g a ，x c 4 0 0 0 ，f a u l tm o d e l ，t e s ta n d d i a g n o s i s ，d e s i g nf o rt e s t a b i l i t y i l 原创性声明 本人郑重声明：本人所呈交的学位论文，是在导师的指导下独立进行 研究所取得的成果。学位论文中凡引用他人已经发表或未发表的成果、 数据、观点等，均已明确注明出处。除文中已经注明引用的内容外，不 包含任何其他个人或集体已经发表或撰写过的科研成果。对本文的研究成 果做出重要贡献的个人和集体，均已在文中以明确方式标明。 本声明的法律责任由本人承担。 论文作者签名：赴幺2日期；2 堕：三堑 关于学位论文使用授权的声明 本人在导师指导下所完成的论文及相关的职务作品，知识产权归属兰 州大学。本人完全了解兰州大学有关保存、使用学位论文的规定，同意学 校保存或向国家有关部门或机构送交论文的纸质版和电子版，允许论文被 查阅和借阅；本人授权兰州大学可以将本学位论文的全部或部分内容编入 有关数据库进行检索，可以采用任何复制手段保存和汇编本学位论文。本 人离校后发表、使用学位论文或与该论文直接相关的学术论文或成果时， 第一署名单位仍然为兰州大学。 保密论文在解密后应遵守此规定。 论文作者签名：越导师签名：乏丝兰堕互日 期：型：! ! ， f p g a 测试技术研究 第一章绪论 1 1 现场可编程门阵列( f p g a ) 概述 现场可编程门阵列f p g a 和复杂可编程逻辑器件c p l d ( 以下统称f p g a ) 是八十年代中期出现的新型可编程逻辑器件。通过编程可以立刻把一个通用的 f p g a 芯片配置成用户需要的硬件数字电路。因而大大加快电子产品的研发周 期，降低研发成本，缩短产品上市时间。全球f p g a 市场2 0 0 0 年已达约4 0 亿美 元，2 0 0 0 年中国f p g a c p l d 市场规模大约为7 0 0 0 万美元。同时，近年来集成 电路正向系统级芯片( s o c ) 的方向发展，在s o c 芯片上可以将微处理器、数字信 号处理器、存储器、逻辑电路、模拟电路乃至微光机电器件集成在一个芯片上。 而如果将可编程逻辑电路l p 核集成到s o c 芯片上则会大大提高s o c 芯片的灵 活性与有效性，并且缩短了s o c 芯片的设计周期。由于f p g a 器件具有高密度、 低功耗、高可靠性以及开发周期短、开发软件投入少、芯片价格低等优点，也可 以应用在航天、通信、计算机硬件系统、程序控制、数字系统的测试诊断等方面。 自1 9 8 4 年x i l i n x 公司发明f p g a 至今，f p g a 已经历了十几年的发展历史。 在这十几年的发展过程中，以f p g a 为代表的数字系统现场集成技术取得了惊人 的发展：现场可编程逻辑器件从最初的1 2 0 0 个可利用门，发展到9 0 年代的2 5 万个可利用门，乃至现在，国际上现场可编程逻辑器件的著名厂商又陆续推出了 数百万门的单片f p g a 芯片，将现场可编程器件的集成度提高到一个新的水平。 级观现场可编程逻辑器件的发展历史，其之所以具有巨大的市场吸引力， 根本在于：f p g a 不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而 且其开发周期短、开发软件投入少、芯片价格不断降低，促使f p g a 越来越多地 取代了a s i c 的市场，特别是对小批量、多品种的产品需求，使f p g a 成为首选。 f p g a 的速度和容量的发展是极其迅猛。目前的f p g a 芯片工作频率已经达到 2 0 0 m h z ，容量超过1 0 0 万门。为了适应f p g a 的快速发展，国际著名的f p g a 供应商x i l i n x ，a l t e r a ，a c l e l ，l a t t i c e 等公司都推出了各自的设计系统。但工业 界对高效的f p g a 设计工具和适应特殊应用领域的新结构f p g a 的需求仍然有增 无减。在国际学术界，f p g a 新结构、f p g a 逻辑设计和物理设计的研究已成为 第一章绪论 热点。 1 2 目前f p g a 的发展趋势及国内研究发展现状 1 2 1f p g a 的发展趋势及研究方向 f p g a 器件已经成为当今世界上最富吸引力的半导体器件，在现代电子系统 设计中扮演着越来越重要的角色，其未来的发展方向将呈现以下几个方面的趋 势。 i 向高密度、大规模的方向发展 随着电子系统复杂程度的提高，f p g a 的规模不断地扩大，从最初的几百门 到现在的上百万门。目前，高密度的f p g a 产品已经成为主流器件，并且已经具 备了片上系统( s y s t e m - o n - c u p ) 集成的能力。产品性能发生了巨大的飞跃，这 也促使着工艺的不断进步，而每次工艺的改进，f p g a 器件的规模都将有很大的 扩展。这些高密度、大容量的f p g a 器件的出现，给现代电子系统( 复杂系统) 的设计与实现带来了巨大的帮助。 2 向系统内可重构的方向发展 系统内可重构是指f p g a 器件在置入用户系统后仍具有改变其内部功能的 能力。采用系统内可重构技术，使得系统内硬件的功能可以像软件那样通过编程 来配置，从而在电子系统中引入“软硬件”的全新概念。它不仅使电子系统的设 计和产品性能的改进和扩充变得十分简便，还使新一代电子系统具有极强的灵活 性和适应性，为许多复杂信号的处理和信息加工的实现提供了新的思路和方法。 按照实现的途径不同，系统内重构可分为静态重构和动态重构两类。对基 于e 2 p r o m 或快速擦写技术的可编程器件，系统内重构是通过在系统编程i s p ( i ns y s t e mp r o g r a m m a b i l i t y ) 技术实现的，是一种静态逻辑重构。另一类系统重 构即动态重构，是指在系统运行期间，根据需要适时地对芯片重新配置以改变系 统的功能，可由基于s r a m 技术的f p g a ( s r a m - b a j s e df p o a ) 实现。这类器 件可以无限次地被重新编程，利用它可以1 秒几次或者1 秒数百次地改变器件执 行的功能，甚至可以只对器件的部分区域进行重构，此时芯片的其他部分仍可正 常工作。f p g a 的系统内可重构特性有着极其广泛的应用前景，近年来在通信、 航天、计算机硬件系统、程序控制、数字系统的测试诊断等方面获得了较好的应 f p g a 测试技术研究 用。 3 向低电压、低功耗的方向发展 集成技术的飞速发展，工艺水平的不断提高，节能潮流在全世界的兴起， 也为半导体工业提出了降低工作电压的发展方向。f p g a 器件作为电子系统的重 要组成部分，也不可避免地向3 3 v 一2 5 v 1 8 v 的标准靠拢，以便适应其他数 字器件，扩大应用范围。 4 向高速可预测延时器件的方向发展 f p g a 器件如果要在高速系统中占有一席之地，也必然向高速发展。为了保 证高速系统的稳定，f p g a 器件的延时可预测性也是十分重要的。用户在进行系 统重构的同时，担心的是延时特性会不会因重新布线的改变而改变，否则将导致 系统重构的不稳定性，这对庞大而高速的系统而吉将是不可想象的，其带来的损 失将是巨大的。因此，为了适应未来复杂高速电子系统的要求，f p g a 器件的高 速可预测延时也是一个发展趋势。 5 向混合可编程技术方向发展 f p g a 器件特有的产品上市快以及硬件可重构特性为电子产品的开发带来 了极大的方便，它的广泛应用使得电子系统的构成和设计方法均发生了很大的变 化。但迄今为止，有关f p g a 的研究和开发的大部分工作基本上都集中在数字逻 辑电路上，在未来几年里，这一局面将会有所改变，模拟电路及数模混合电路的 可编程技术将得到发展。 1 2 2 国内f p g a 研究发展现状 由于国内f p g a 的研究发展时间不长，且主要技术及专利处于国外垄断状 态，与国外f p g a 技术的迅速发展相比，目前国内在这方面技术的研究还处于研 究起步阶段。同时，目前我国对于f p g a 的研究还是以应用为主，而在产品的制 造上还处于空白。 由于f p g a 具有能够减少电子系统的开发风险和开发成本等优点，国内通 信公司对它的需求量很大，每年用于购买f p g a 的费用在千万美元以上，它在航 空、航天和军事上也具有其它器件所不可替代的作用。由于目前国内采用f p g a 器件全部依靠进口，而且器件型号和封装类型都受到很多限制，严重制约了我国 的经济、技术上的发展，甚至对国家安全也造成了潜在的威胁。 第一章绪论 针对上述状况，北京微电子技术研究所、中国科学院微电子中心以及复旦 大学等国内科研单位先后开展了具有自主知识产权的可编程逻辑电路研究。其中 复旦大学2 0 0 4 年8 月宣布，该校专用集成电路与系统国家重点实验室经过8 年 努力，已研制成功具有自主知识产权的第一款国产可编程逻辑电路1 0 万门规模 器件及软件系统原型。该成果日前通过了上海市科委主持的专家鉴定，使国内可 编程逻辑电路f p g a 的研究向前迈进了一大步。 1 3 本课题的研究目的及主要研究内容 尽管f p g a 作为可编程逻辑器件的杰出代表，它的性能越来越可靠，价格 越来越低廉，越来越受到人们的重视，但随着f p g a 的广泛应用，对其准确性的 要求也变得越来越高。所以，对f p g a 器件的故障检测、诊断方法以及各种可测 性设计技术进行全面深入的研究具有重要的现实意义，从而保证f p g a 器件出现 故障的可能性尽可能的小。 本课题就是在北京微电子技术研究所对f p g a 电路设计技术研究的同时提 出来的，主要是对f p g a 电路的验证方法进行深入的研究，为f p g a 电路的仿真 工作提供一套切实可行的解决方法，并为f p g a 芯片流片成功后的测试工作和可 测性设计进行必要的技术积累。 对f p g a 进行完全测试确实是项挑战性非常高的工作，一方面，由于 f p g a 必须在用户编程之后才有具体的功能，所以对芯片进行编程是测试的基 础，然而芯片内的资源数量很大，相互之间的关联非常复杂，我们不可能在次 或者少数几次编程中就能把所有资源都测到，而且对f p g a 编程的时间比较长， 占了测试时间的大部分，因此，我们必须研究能对各个部分进行完全测试的最优 的编程方案和对应的测试向量。另一方面，f p g a 的结构主要包括c l b 、l o b 、 连线资源、r a m 块、l u t 和进位逻辑等电路，因此对f p g a 芯片的测试必然包 含多方面的内容，然而，它们之间并非互相独立甚至是相互排斥的，再加上不同 资源或功能的使用频度和出错概率相差很大，为了有效缩短平均故障探测时间和 定位时间，缩减测试集的规模，我们需要精心选择测试内容并加以适当组合，也 需要对测试顺序进行适当调整。正是因为如此，我们提出了用分治法将f p g a 分 成多个功能模块进行分层次、分步骤测试的方法。 4 f p g a 测试技术研究 第二章x c 4 0 0 0 e 系列f p g a 结构及特性概述 f p o a 主要有两大类，一类是反熔丝( a n t i - f u s e ) 型的，另一类是s r a m 型 的。s r a m 型具有反复编程的能力，而反熔丝型只能一次编程。我们将主要讨论 s r a m 型f p g a 的测试。作为s r a m 型f p g a 的典型代表，x c 4 0 0 0 e 系列f p g a 通常由可编程逻辑功能块( c l b ) 、输入输出功能块( i o b ) 、互连资源( i r ) 、 可配置接口模块( c i m ) 和进位逻辑( c l m ) 等5 大部分组成。图2 1 给出了 x c 4 0 0 0 e 系列f p g a 的主体结构示意图。 圈2 - 1x c 4 0 0 0 e 系列f p g a 主体结构示意图 x c 4 0 0 0 e 系列器件通过先进的半导体工艺和改进的结构达到高速度， 第二章x c a 0 0 0 e 系列f p g a 结构及特性概述 x c 4 0 0 0 e 和x c 4 0 0 0 e x 支持高达6 6 m h z 的系统时钟频率，内部的性能超过 1 5 0 m h z 。因此，与老的x i l i n xf p g a 系列相比，x c 4 0 0 0 系列器件的性能更高， 它提供片内沿触发和双口r a m 、时钟使能i o 触发器、宽的输入译码器。它们 在许多应甩中更适用，特别是那些包含r a m 的应用中，由于增多的布线资源和 更灵活的软件相结合使设计周期更快。表2 l 列出了x i l i n x 各系列f p g a 的性能 比较1 1 1 2 1 。 表2 - 1x c 4 0 0 0 e s p a r t a n 和v i r t e x 器件有关性能比较 典型门范围线宽金属 v c c m r v c c o系统频率4 k 缺 ( 1 0 9 i c + r a m )( m n ) 层 ( v )( v )( m h 曲 r a m x c 4 0 0 0 e2 0 0 m 4 5 0 0 00 6 3 54 0， x c 4 0 0 0 e x 1 8 0 0 0 6 5 0 0 00 54 ，56 0， x c 4 0 0 0 x l1 0 0 0 1 8 0 0 0 0 0 3 553 38 0， s p a r t a n 2 0 0 0 4 0 0 0 0o 54，56 0， s p a r t a n x l 2 0 0 0 4 0 0 0 0o 3 55|3 38 0 v i r t e x 5 0 0 0 0 1 0 0 0 0 0 00 2 252 53 31 6 08 - 3 2 v i r t e x e 5 0 0 0 0 - - , 3 2 0 0 0 0 00 1 861 _ 82 52 0 01 4 - 2 0 8 2 1 可配置逻辑功能块( c l b ) 可配置逻辑功能块实现f p g a 中的大多数逻辑。基本的c l b 单元表示在图 2 1 中。这是一个相当复杂的基本逻辑单元，它包括两个4 输入l u t ，其输出进 入一个3 输入l u t 。x c 4 0 0 0 的c l b 还有c l b 之间硬连线的专门快速进位逻辑。 m u x 控制逻辑将4 个控制输入( c 1 c 4 ) 映射为4 个输入：u 丌输入h 1 ，直 接输入( d i n ) ，时钟使能( e c ) ，触发器的置位，复位控制( s 瓜) 。控制输入( c l c 4 ) 也能用来控制f 、和g l u t 做为3 2 位s r a m 的使用。c l b 有1 3 个输入和 4 个输出，它们分别作为组合逻辑函数发生器和触发器的输入和输出。这些输入、 输出可与c l b 周围的互联资源相连。 6 f p g a 测试技术研究 图2 2x c 4 0 0 0 系列c l b 简化方框图( 未显示r a m 和进位逻辑功能) 2 1 1 函数发生器 两个组合逻辑函数发生器f 和g 为查找表结构。查找表工作原理类似于用 r o m 实现多种组合逻辑函数，f 和g 的输入等效于r o m 的地址码，通过查找 r o m 中的地址表，可得到相应的组合逻辑函数输出。 为了说明这种查找表方式的工作原理，下面以一个二输入变量的查找表模 块为例进行说明。图2 3 所示电路是用n m o s 管构成的通用逻辑模块，a 、b 是 两个输入变量，f 为输出逻辑函数，c 0 、c 1 、c 2 、c 3 是编程控制信号。在c 0 、 c 1 、c 2 、c 3 的1 6 种不同取值下，得到a 和b 的1 6 种函数关系，如表2 - 2 所示。 例如，当c o c l c 2 c 3 = 1 1 0 0 时，若a = 1 、b = 0 ，则t 1 和t 2 导通，f = 1 ； 若a = 0 、b = 1 ，则t 3 、t 4 导通。f = l ；若a = b = l 或a = b = 0 ，则4 条支路 皆不导通，f = 0 。因此，得到f = t , b + a b = a o b 每个组合逻辑函数发生器分别有4 个独立的输入f i f 4 及g 1 g 4 ，它们的 7 笫二章x c 4 0 0 0 e 系列f p g a 结构及特性概述 l _ j t l l _ j t 2 _一 一 _ t 3 l jljt 4 - _ lj t 5 l j t 6 _ _ _ _ - l j t 7 l _ j t 8 一 护护 j 图2 - 3 二变量查找表的原理图 f 表2 - 2 二变量通用逻辑模块函数表 【缅!”蠛 。磐j 。 囊 j 菇繇、： oooo0 o0ola b oo1o a p , ：鬲百 oo1l a b + 丽：丽 oloo a b ol01b 0l1o a 0l1l a + b 1o oo a b 10 ol a lolo b 1ol1 a + b 11 00 盈+ a b ：a o b l1 o1a + b 1l lo a + b = a b 1l l11 输出f 、g 、可以是4 变量的任意组合逻辑函数。第3 个组合逻辑函数发生器h 也为查找表结构，它可以完成3 输入( f 、g 、和外部输入h i ) 的任意组合逻辑 函数。将3 个函数发生器f ，g 和h 编程组合配置，一个c l b 可以用来实现以 下任一个函数： 1 ) 最多四个输入变量的任何函数，加上最多四个无关变量的第二个任何函 数，再加上最多三个无关变量的第三个函数： 2 ) 任何单个五变量的函数； 3 ) 任何四边量函数与某些六变量函数在一起； 4 ) 某些高达九变量的函数。 2 1 2 触发器 c l b 可以传递组合逻辑的输出到互连资源，但是也可以在一个或两个触发 8 a 盘 f p g a 测试技术研究 器中存储组合逻辑的结果或其他进入的数据，并把它们的输出同样连接到互连资 源。 c l b 中有两个边沿触发的d 触发器，它们有公共的时钟和时钟使能输入端。 s r 控制电路可以分别对两个触发器异步置位和复位。每个d 触发器可以配置成 上升沿触发或下降沿触发，d 触发器的输入可以是f 、，g 、和h 、，也可以是d i n h 2 输入，触发器从x q 和y q 端输出。 2 1 3 快速进位逻辑 每个c l b 的f 和。函数发生器包括为快速产生进位和错位信号的专用算术 逻辑，这个额外的输出传递到相邻的c l b 。进位链是与通常的布线资源无关的。 专用快速进位逻辑极大地增强了加法器、减法器、累加器、比较器和计数器的效 率和性能，也为许多包括算术运算的新应用打开了方便之门，而前几代f p g a 都 不够快或不太有效。 这个快速进位逻辑是x c 4 0 0 0 系列的较有效的特性之一，加速算术运算和 计数达7 0 m h z 的范围n 1 。在c l b 列的顶部和底部，进位向右传播，如图2 3 所 示埘。 图2 _ 4 有效的x c 4 0 0 0 e 进位传播通道 2 1 4 函数发生器的r a m 模式 对每个c l b 的选择模式使得在f 和g 函数发生器中的存储器查找表可用作 9 第二章x c 4 0 0 0 e 系列f p g a 结构及特性概述 一个读写存储器单元的阵列。有效的模式是电平有效、沿触发和双口沿触发。 根据选择的模式，单个c l b 可以配置为1 6 2 、3 2 l 或1 6 1 位阵列。当f 或 g 函数发生器工作在r a m 模式时，f 1 f 4 和g i g 4 输入相当于地址输入信号 a 0 a 3 ，以选择存储器中的特定存储单元。4 个控制信号c 1 c 4 分别将图2 - 1 所示的h 1 、d 珊h 2 、s r h o 和e c ( 不用) 信号接入到c l b 中，作为存储器的写 使能、数据信号或地址信号。 表2 3 列出所支持的c l b 存储器配置和对单口或双口模式的定时模式。 表2 - 3 支持的r a m 模式 1 6 11 6 23 2 l沿触发定时 电平有效定时 单口 、， 双口 ， x c 4 0 0 0 系列器件是第一个具有沿触发( 同步) 和用户可存取双口r a m 的 可编程逻辑器件。沿触发r a m 简化系统的定时，双口r a m 加倍f i f o 应用的 有效流量。这些特性在任何x c 4 0 0 0 系列的c l b 中可以单独编程。x c 4 0 0 0 系列 f 型型! ? ! 紫 r h d s p o l 脚m o 呻 r - - “s p o 图2 - 5 沿触发r a m 写时序图2 - 6 x c 4 0 0 0 系列双口r a m 简单模型 沿触发r a m 定时操作类似对数据寄存器的写入，数据和地址是存在的。当写使 能输入逻辑w e 变为高时，使能寄存器开始写操作，然后时钟上升沿或下降沿加 载数据进入寄存器，如图2 - 5 所示【1 1 1 2 。图2 - 6 表示了x c 4 0 0 0 系列的c l b 配置 为双口r a m 的简单模型【1 】【2 1 。 1 0 一 岖 一 一 岖 一 一 f p g a 测试技术研究 2 1 5 控制信号 c l b 中的多路选择器映射四个控制信号( c 1 c 4 ) 到四个内部的控制信号 ( h i 、d i n - 2 、s i u h 0 和e c ) 。 当逻辑功能被使能时，四个输入是： e c 一使能时钟； s w h 0 - - 非同步置位，复位或h 函数发生器输入0 ； h 1 一h 函数发生器输入1 ； d i n i - 1 2 - - 直接输入或h 函数发生器输入2 。 当存储器功能被使能时，四个输入是： e c 一使能时钟； s r m o 一写使能； d 0 一数据输入到f 和或g 函数发生器； d 1 一数据输入到g 函数发生器输入( 1 6 x 1 和1 6 x 2 模式) 或第五个地址 位( 3 2 x 1 模式) 。 2 2 输入，输出功能块( i o b ) 用户可配置输入，输出功能块( i o b ) 分布在f p g a 器件的周围，提供外部 封装引腿和内部逻辑之间的接口。每个i o b 控制一个封装引腿，并可以配置为 输入、输出或双向i o 功能。图2 _ 4 表示x c 4 0 0 0 el o b 的简化方框图。 图2 - 7x c a 0 0 0 e 系列i o b 简化方框图 ： x c 4 0 0 0i o b 主要由输入触发器、输入缓冲器和输出触发锁存器、输出缓 第二章x c 4 0 0 0 e 系列f p g a 结构及特性概述 冲器组成。 当l o b 用作输入接口时，通过编程，可以将输入d 触发器旁路，将对应引 出端经输入缓冲器，定义为直接输入i l ；还可编程输入d 触发器或d 锁存器， 将对应引出端经输入缓冲器，定义为寄存输入或锁存输入1 2 。 当l o b 用作输出接口时，来自器件内部的输出信号，经输出d 触发器或直 接送至输出缓冲器的输入端。输出缓冲器可编程为三态输出或直接输出，并且输 出信号的极性也可编程选择。 输入和输出触发器有各自的时钟输入信号，通过编程可选择上升沿触发或 下降沿触发。可编程上拉和下拉电阻可用于连接输出到v c c 或地来使功耗最小和 减少噪声灵敏度【3 j 。 2 3 可编程互连资源( i n t e r c o n n e c t r e s o u r c e s ) 为了能将f p g a 中数目很大的c l b 和l o b 连结成各种复杂的系统，在布线 区内布置了丰富的连线资源。这些互连资源可以分为三类，即互连线、开关矩阵 s m ( s w i t c h i n g m a t r i c e s ) 和可编程互连点p i p ( p r o g r a m m a b l e i n t e r c o n n e c t p o i n t s ) 在图2 7 中显示出了这些互联资源的布局状况。 vv2v3 1f 4 r 订；i ! ，l l_f l c _ 1 31 4 -1 i l x 0 1 ， i -i 亚c l b ，n ，7 y 盐 -h - - 1 - t h l h 2 m h 4 图2 - 8f p g a 内部互连资源简化示意图 可编程互连点( p i p ) 就是可编程传输晶体管或多路开关，它们将c l b 输 1 2 f p g a 测试技术研究 入和输出与布线网络相连接。可编程互连点总是由s r a m 配置单元来控制，图 2 - 9 显示了x i l i n x 的s r a m 配置单元，其由两个交叉耦合反相器组成并采用标准 c m o s 工艺。该配置单元驱动芯片上其他晶体管门一开启传输晶体管或传输门形 成连接或者关闭它们使其断开【4 】。 腿a d 或 w r i t e d 姐k 。- - 叫1 _ 厂斗 n j一 厂卜_ _ q 配置控制 q 图2 - 9x i l i n x 的s r a m ( 静态r a m ) 配置单元。交叉耦合反相器的输出( 配置控制) 连到 传输晶体管或传输门。使用w r i t e 和d a t a 线对单元进行编程。 s r a m 可编程技术的优点是设计者在开发原型时可重新使用芯片，并可用 i s p 构建系统。这样的可编程技术对于产品升级也非常有用一将新的配置文件发 送给用户对原芯片编程而不用一个新芯片。 采用s r a m 可编程技术的缺点是需要给可编程器件持续提供电源，以使挥 发性的s r a m 保存连接信息。或者在每次运行系统时，从永久性编程的存储器 ( 一般为p r d m ) 中载入配置数据。 2 3 1 互连线 互连线分为水平通用连线、垂直通用连线、水平长线、垂直长线、全局连 线等几种。这些互连线经可编程的连接点与c l b 、i o b 和开关矩阵相连。其中 的通用连线主要用于c l b 之间的连接，长线主要用于长距离或多分支信号的传 送，全局连线则用于输送一些公共信号( 如公用的r e s e t 信号) 等。 2 3 1 1 通用单长度长线 单长度长线提供最大的互连灵活性和相邻功能块之间的快速布线，有八根 垂直和八根水平单长度长线与每个c l b 相连，这些线用于连接位于c l b 每行和 每列中的开关矩阵。单长度长线是用可编程开关矩阵( s m ) 的方式连接的，如 图2 - 8 所示。单长度长线每当它们通过开关矩阵总要传输一个延时，所以它们不 适合为长距离的信号布线，它们通常用于在局部区域内引导信号，为扇出大于一 个的网线提供分支【l j 。 第二章x c a o o o e 系列f p g a 结构及特性概述 图2 1 0 与x c 4 0 0 0 e 系列c l b 有关的可编程互连详图( 阴影部分为开关矩阵) 2 3 1 2 通用双长度长线 双长度长线为单长度长线的两倍，在进入一个开关矩阵之前穿行两个c l b 。 双长度长线是与开关矩阵交错成对分组，以使每根线在c l b 的另一行或列通过 开关矩阵，如图2 - 9 所示。 有四根垂直和四根水平双长度长线与每个c l b 相连，这些长线提供中等距 离上速度较快的布线通道，同时又保持了布线的灵活性。双长度长线是由可编程 开关矩阵连接的。 f p g a 测试技术研究 d o u b l e s s l n g l e , $ o o u b l e $ 图2 - 1 1 单长度长线、双长度长线和可编程开关矩阵( s n d 2 3 1 3 水平垂直长线 在通用单双长度长线的旁边还有3 条从阵列的一头练到另一头的线段，称 之为水平长线和垂直长线。这些长线不经过可编程开关矩阵，信号延迟时间小， 长线主要用于长距离或多分支信号的传送。 2 3 1 4 全局连线和缓冲器 4 条全局连线贯穿x c 4 0 0 0 e 器件，可达到每个c l b 。全局连线主要用于传 送一些公共信号，如全局时钟信号、公用控制信号。这4 条全局网线可以由两类 全局缓冲器一主要的全局缓冲器( b u f g p ) 和次要的全局缓冲器( b u f g s ) 来 驱动，在器件的每个角有一个主要的全局缓冲器和一个次要的全局缓冲器。 2 3 1 5 i o 布线 x c 4 0 0 0 系列器件有围绕i o b 的附加布线，包括横跨两个c l b ( 四个i o b ) 的八根双长线和四根长线，提供全局连线和宽沿边译码器线。 2 3 2 可编程开关矩阵 水平和垂直的单或双长线交叉在称为可编程开关矩阵( s m ) 的方阵中。每 个开关矩阵由可编程传输晶体管组成，用来建立线之间的连接，如图2 - 1 0 所示。 第二章x c 4 0 0 0 e 系列f p g a 结构及特性概述 例如，在开关矩阵右边进入的单长度信号可以布线到上部、左边或下部的单长度 线，如果要求多个分支时可以按其任何组合。类似地，双长度信号可以布线到可 编程开关矩阵其他三边的任何一边或所有边。 w w w w 图2 1 2 可编程开关矩阵的阵列视图、互连示意图及传输晶体管的开关矩阵内部详图 为了充分利用已有的逻辑单元，互连网络必须灵活并且必须避免布线瓶颈。 速度要求则是另一个前提，因为互连延时往往决定了这类设计的性能。同时应当 了解到，可编程互连的代价是明显损失了性能，包括面积、速度和功耗损失。事 实上，在现场可编程结构中的大部分功耗是由互连网络引起的。 2 4x c 4 0 0 0 e 系列f p g a 的配置过程 f p g a 的配置是加载设计规定的编程数据到一个或多个器件的运行过程，以 定义器件内部功能块和其互连的功能，这个过程多少有点像加载可编程外设芯片 的指令寄存器。x c 4 0 0 0 e 系列器件的每个c l b 及其附加的互连利用几百位配置 数据，每个配置位定义静态存储单元的状态，由其控制函数查找的位、多路转换 器的输入，或者是互连的传输晶体管。 2 4 1 专用引腿 在f p g a 配置之前采样三个配置模式引腿( m o 、m 1 和m 2 ) 来决定配景模 式。在配置之后，这些引腿可以用作辅助连接：m 2 和m o 可以用作输入，m 1 可以用作输出。 2 4 2 配置模式 x c 4 0 0 0 e 器件有六个配置模式，这些模式由加在m 0 、m 1 和m 2 输入端的 三位输入码来选择，有三个自动加载的主模式：两个外设模式和主要用于菊花链 器件的串行从模式。这些模式中，某些利用并行数据，而其他利用串行数据，在 1 6 f p g a 测试技术研究 开始配置时确定利用的方法。某些模式是有源的，即器件提供它自己的时钟，其 他是无源的，即器件接收外部产生的时序。模式选择如表2 - 4 所示呱 表2 - 4x c 4 0 0 0 f 配置模式 燃溱豳渊黼鬻黼黼瀚戮熊 串行主模式 000 输出位串 串行从模式 l1 1输入位串 向上并行主模式1 00 输出字节，0 0 0 0 0 上升 向下并行主模式 1 l o 输出字节，3 f f f f 下降 外设同步模式 011 输入字节 外设异步模式 l0l 输出字节 保留 o l0 保留0 0l 2 4 2 1 主模式 三种主模式利用一个内部振荡器产生配置时钟c c l k 以驱动可能的从属器 件，也为包含配置数据的外部p r o m 产生地址和时序。向上向下并行主模式利 用来自p r o m 的字节宽的数据，响应由f p g a 配置逻辑产生的1 8 位地址，把数 据加到d 0 d 7 引腿上。 向上向下并行主模式产生c c l k 信号和p r o m 地址，接收并行的字节数据， 在内部，数据又串行化f p g a 的数据帧格式。上增和下减的选择产生为零或为 3 f f f f 的起始地址，以便和不同的微处理器寻址变换相兼容。串行主模式产生 c c l k ，从l i n x 串行配置p r o m 接收串行形式的配置数据。c c l k 的速度是可 选择的，缺省为1 m h z 或8 m h z 。 2 4 2 2 外设模式 两个外设模式接收来自总线的字节宽数据作为有效的握手信号，在异步外 设模式，内部振荡器产生c c l k 突发信号，使字节宽度的数据串行化。c c l k 也 可以取自从器件。在同步模式中，外部提供的时钟信号送到c c l k 使数据串行 化。 2 4 2 3串行从模式 在串行从模式中，f p g a 在c c l k 的上升沿接收串行配置数据，在加载它 1 7 第二章x c 柏0 0 e 系列f p g a 结构及特性概述 的配置之后，传递附加的数据输出，在下一个c c l k 的下降沿重新同步。具有 相同配置的多个从属器件可以并行地连接d i n 输入，按此方式，多个器件可以 同时配置。 2 4 3 数据流格式 位流的数据流格式对x c 4 0 0 0 e 系列器件的所有配置模式是相同的，数据格 式表示在表2 5 和表2 - 6 中”j 【2 】。数据位流由起始码和程序数据组成。起始码包 含起始序列位和被配置器件需要的配置数据位数的长度计数，程序数据包含被配 置器件的配置信息。 单个器件位流的4 0 位起始码以8 个1 ( 伪程序位) 开始，接着是0 0 1 0 预兆 码，预兆码后跟着2 4 位的长度计数，最后以4 个1 的分隔字段结束。 位流产生软件允许c r c 或非c r c 的错误校验：非c r c 错误校验测试每帧 指定的末尾区域；对c r c 错误校验，软件在帧末尾插入唯一的四位部分校验和。 表2 - 5x c 4 0 0 0 e 程序数据表2 - 6x c 4 0 0 0 e 系列数据流格式 隧鞴黼麟 最大门数 3 0 0 01 3 0 0 0 c l b ( 行列】1 0 0 ( 1 0 )5 7 6 ( 2 4 ) i o b8 01 9 2 触发器 3 6 01 5 3 6 水平长线2 0 4 8 t b u f 每长线 1 22 6 每帧位数 1 2 62 6 6 帧 4 2 89 3 2 程序数据5 3 9 3 6 2 4 7 9 2 0 p r o m 位尺寸 5 3 9 8 4