毕业设计（论文）-基于FPGA的DPSK的调制与解调设计与仿真

基于FPGA的DPSK的调制设计与仿真【摘要】随着市场需求的增长，集成工艺水平及计算机自动设计技术的不断提高，市场对电子产品提出了更高的要求。其中FPGA器件以其设计灵活、设计周期短、设计效率高、工作速度快、成本低等优点广泛应用于数字集成电路的设计中。因此在数字频带传输技术中可使用FPGA来实现DPSK的调制与解调系统的设计。本文基于DPSK载波传输系统的调制基本原理，在QUARTUSII软件上首先用VHDL语言实现了绝对码转相对码、CPSK调制及相对码转绝对码这几个子模块的设计与仿真。并基于DDS技术产生的载波作为输入将绝对码转相对码和CPSK调制子模块联调后实现了DPSK调制系统。【关键词】FPGA；DPSK；调制 目录第一章 绪论-1 1.1选题背景及意义 -1 1.2 FPGA简介-11.3 VHDL语言简介-2 1.4本文的研究内容及目的 -4第二章 DPSK调制原理 -4 2.1差分相移键控的基本原理 -4 2.2 DPSK信号的产生 -6第三章 DDS设计原理及FPGA的实现 -73.1 DDS基本原理简介 -73.2 DDS原理结构图和基本参数 -73.3 DDS调频系统在FPGA中的实现-8第四章 DPSK调制系统的设计与仿真 -94.1 DPSK调制系统的总体设计-94.2 CPSK调制电路的VHDL建模与程序设计-104.2.1 CPSK调制的VHDL建模-104.2.2程序及仿真结果分析-124.3 DPSK调制电路的VHDL建模与程序设计-124.3.1 DPSK调制电路方框图模型-124.3.2绝对码转换为相对码的VHDL程序及仿真结果分析-13总结 -14参考文献: -15附录 -1619第一章 绪论1.1 选题背景及意义随着通信技术日新月异的发展，尤其是数字通信的快速发展，越来越普及，研究人员对其相关技术投入了极大的兴趣。为使数字信号能在带通信道中传输，必须用数字信号对载波进行调制，其调制方式与模拟信号调制相类似。根据数字信号控制载波的参量不同也分为调幅、调频和调相三种方式。因数字信号对载波参数的调制通常采用数字信号的离散值对载波进行键控，故这三种数字调制方式被称为幅移键控（ASK）、频移键控（FSK）和相移键控（PSK）。数字信号对载波相位调制称为相移键控（或相位键控），即PSK（Phase-Shift Keying）。数字相位调制是用数字基带信号控制载波的相位，使载波的相位发生跳变的一种调制方式。PSK调制解调器是卫星通信的重要设备,在调制解调器中解调基带算法与工程实现一直是国内研究的重点与难点。也是近年来应用日趋广泛的载波传输方式。PSK分为绝对相移和相对相移。由于绝对移相方式存在相位模糊问题，所以在实际中主要采用相对移相方式。它具有一系列独特的优点，目前已经广泛应用于无线通信中，成为现代通信中一种十分重要的调制解调方式。FPGA器件是八十年代中期出现的一种新概念,是倍受现代数字系统设计工程师欢迎的新一代系统设计方式。FPGA器件可反复编程，重复使用，没有前期投资风险，且可以在开发系统中直接进行系统仿真，也没有工艺实现的损耗。因此在小批量的产品开发、研究场合，成本很低。基于DSPFPGA 嵌入式系统不仅具有其他微处理器和单片机嵌入式系统的优点和技术特性，而且还可能用并行算法操作，具有高速数字信号处理的能力，为实现系统的实时性提供了有利的支持，DSPFPGA单片机系统必将成为现代电子技术，计算机技术和移动通信技术的重要支柱。1.2 FPGA简介FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： （1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片；（2）FPGA可做其它全定制或半定制ASIC电路的中试样片；（3）FPGA内部有丰富的触发器和IO引脚；（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一；（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一2。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。1.3 VHDL语言简介VHDL的英文是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个原件，一个电路模块或一个系统）分成外部（或称可视部分及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分为内外部分的概念是VHDL系统设计的基本点。VHDL语言能够称为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL语言主要有以下优点：（1）VHDL语言功能强大，设计方式多样VHDL语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL语言能够同时支持同步电路、异步电路和随机电路的设计实现，这事其他硬件语言所不能比拟的。VHDL语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方式；既支持模块化设计方法，也支持层次化设计方法。（2）VHDL语言具有强大的硬件描述能力VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型。VHDL语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。（3）VHDL语言具有很强的移植能力VHDL语言很强的移植能力主要体现在：对于同一个硬件电路的VHDL语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。（4）VHDL语言的设计描述与器件无关采用VHDL语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL语言允许采用多种不同的器件结构来实现。（5）VHDL语言程序易于共享和复用VHDL语言采用基于库（library）的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用3。由于VHDL语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。1.4本文的研究内容及目的本设计主要实现基于FPGA的DPSK载波传输的数字通信系统。与模拟通信系统相比，数字调制和解调同样是通过某种方式，将基带信号的频谱由一个频率位置搬移到另一个频率位置上去。不同的是，数字调制的基带信号不是模拟信号而是数字信号。在大多数情况下，数字调制是利用数字信号的离散值实现键控载波，对载波的幅度，频率或相位分别进行键控，便可获得ASK、FSK、PSK等。这三种数字调制方式在误码率，要求信噪比和抗噪声性能等方面，以PSK性能最佳，因而，PSK在中、高速传输数据时得到广泛应用。在本设计中，我们研究基于FPGA的DPSK载波调制的实现。在设计过程，调制设计中,待发送的数据首先通过差分编码器,将绝对码变为相对码,然后通过符号扩展,与余弦波形相乘进行DPSK调制。调制后的数据经过数据位数的调整,送入数模转换器,转换成模拟信号后输出,从而完成调制部分的工作。通过对通信原理的回顾和总结，以及查阅相关的信源信道编码以及模数，数模转换相关知识，达到设计有线相移载波传输的目的，在不断学习新的知识以及归纳复习老的知识的同时，提高自身对电子线路的设计能力。第二章DPSK调制原理2.1差分相移键控的基本原理差分相移键控（Differential Phase Shift Keying，DPSK）是一种最常用的相对调相方式，采用非相干的相移键控形式。它不需要在接收机端有相干参考信号，而且非相干接收机容易实现，价格便宜，因此在无线通信系统中广泛使用。差分相移键控（DPSK）是利用相邻二个码元的载波信号初始相位的相对变化来表示所传输的码元。所谓相位变化，又有向量差和相位差两种定义方法。向量差是指前一码元的终相位与本码元初相位比较，是否发生了相位的变化，而相位差是值前后两码元的初相位是否发生了变化。按向量差和相位差画出的DPSK波形是不同的。但是绝对移相波形规律比较简单，而相对移相波形规律比较复杂。当有加性高斯白噪声时，平均错误概率如下所示为:2DPSK同样存在A、B方式矢量图，图中虚线表示的参考矢量代表前一个码元已调载波的相位。B方式下，每个码元的载波相位相对于参考相位可取 ，所以其相邻码元之间必然发生载波相位的跳变，接收端可以据此确定每个码元的起止时刻（即提供码元定时信息），而A方式却可能存在前后码元载波相位连续。图2-1 2DPSK同样存在A、B方式矢量图绝对码相对码(差分编码)：绝对码和相对码之间的关系为：若定义为2DPSK方式下本码元初相与前一码元初相之差，并设相“1”、 0相“0”，为了比较，设2PSK方式下相“0”、 0相“1”，则数字信息序列与2PSK、2DPSK信号的码元相位关系如表所示。表2-1 2PSK、2DPSK信号的码元相位关系图2-2 绝对码相对码相位比较2.2 DPSK信号的产生如图所示。其中图(a)是采用模拟调制的方法产生 BPSK 信号，图(b)是采用数字键控的方法产生BPSK信号。(a)第三章 DDS设计原理及FPGA的实现3.1 DDS基本原理简介随着现代电子技术的不断发展，在通信系统中往往需要在一定频率范围内提供一系列稳定和准确的频率信号，一般的振荡器己不能满足要求，这就需要频率合成技术。直接数字频率合成(Direct Digital Frequency Synthesis，DDS)是把一系列数据量形式的信号通过DA转换器转换成模拟量形式的信号合成技术。DDS具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号等优点，已成为现代频率合成技术中的姣姣者。目前在高频领域中，专用DDS芯片在控制方式、频率控制等方面与系统的要求差距很大，利用FPGA来设计符合自己需要的DDS系统就是一个很好的解决方法。3.2 DDS原理结构图和基本参数1 DDS的结构原理 DDS的基本原理是利用有限的离散数据，通过查表法得到信号的幅值，通过数模转换器DA后生成连续波。DDS的原理框图如图1所示。图3.2-1：DDS 系统的基本原理图 图3.2-1中虚方框部分是DDS 的核心单元，它可以采用CPLD/FPGA 来实现。图中的相位累加器由位全加器和位累加寄存器级联而成，可对频率控制字的二进制码进行累加运算，是典型的反馈电路。频率控制字M和相位控制字分别控制DDS 输出正(余)弦波的频率和相位。每来一个时钟脉冲，相位寄存器以步长M递增。相位寄存器的输出与相位控制字相加，其结果作为正(余)弦查找表的地址。正(余)弦查找表的数据存放在ROM中，内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中0360范围内的一个相位点。查找表把输入的址信息映射成正(余)弦波的数字幅度信号，同时输出到数模转换器DAC 的输入端，DAC输出的模拟信号经过低通滤波器 (LPF)，可得到一个频谱纯净的正(余)弦波。3.3 DDS调频系统在FPGA中的实现 累加控制模块通过调用Quartus中模块化库LPM进行设计。即由加法器lpm_add_sub和乘法器lpm_mult及累加器altaccumulate模块构成。若要求DDS系统精度高，相位累加器的位数N须较大。现在大多数专用的DDS芯片的位数都在2432位之间，这里取N=32。累加控制模块如图2所示。第四章 DPSK调制系统的设计与仿真4.1 DPSK调制系统的总体设计数字化、信息化的时代，数字集成电路应用得非常广泛。随着微电子技术和工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路(VLSIC)逐步发展到今天的专用集成电路(ASIC)。但是ASIC因其设计周期长，改版投资大，灵活性差等缺陷制约着它的应用范围。可编程逻辑器件的出现弥补了ASIC的缺陷，使得设计的系统变得更加灵活，设计的电路体积更加小型化，重量更加轻型化，设计的成本更低，系统的功耗也更小了。FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。整个信号处理过程全部采用VHDL硬件描述语言来设计，并用Quartus II仿真系统功能对程序进行调试，分析仿真结果，以满足系统设计的要求。FPGA芯片结合了专用集成电路和DSP的优势，既具有很高的处理速度，又具有一定的灵活性。FPGA中既减少了大量硬件连线，又降低了干扰，系统实现方便，性能稳定。因此，基于FPGA的数字传输系统的研究具有重要的实际意义。DPSK 信号应用较多，但由于它的调制规律比较复杂，难以直接产生，目前DPSK 信号的产生较多地采用码变换加CPSK(CoherentPhase-ShiftKeying)调制而获得，这里的CPSK就是前面提到的PSK方式，在以后的论文叙述中就以CPSK来代替PSK，主要是为了与DPSK形成对比。这种DPSK方法是把原基带信号经过绝对码相对码变换后，用相对码进行CPSK 调制，其输出便是DPSK 信号。用源码序列 对载波进行相对（差分）相移键控，等效于将源码序列 转换为差分码形式 ，之后对载波进行绝对相移键控。图4-1 FPGA实现的总体框架4.2CPSK调制电路的VHDL建模与程序设计4.2.1 CPSK调制的VHDL建模CPSK调制方框图如图4-2所示。CPSK调制器模型主要由计数器和二选一开关等组成。计数器对外部时钟信号进行分频与计数，并输出两路相位相反的数字载波信号；二选一开关的功能是：在基带信号的控制下，对两路载波信号进行选通，输出的信号即为CPSK信号。图中没有包含模拟电路部分，输出信号为数字信号。图4-2 CPSK调制方框图首先将频率为fc的时钟信号CLK分频产生两路相位相反频率为fc/2的载波信号，在以q =4循环计数时，从图4-3所示的流程图可以知道f1与f2的相位一直是相反的，频率必然相同。首先将频率为fc的时钟信号CLK分频产生两路相位相反频率为fc/2的载波信号，在以q =4循环计数时，从图4-3所示的流程图可以知道f1与f2的相位一直是相反的，频率必然相同。图4-3 CPSK调制分频部分程序设计流程图如下图4-4 所示为二选一电路的VHDL程序设计流程图，用一个简单的二重判断语句便可完成这一功能。图4-4 二选一电路的VHDL程序设计流程图在程序中涉及到一些频率计算，时钟clk的频率为fc，则其周期为Tc=1/fc，经分频之后f1和f2的频率为fc/2,周期为T=2*Tc。在输入的基带信号x应为2*Tc的整数倍，这样利于与波形的分析观察。4.2.2程序及仿真结果分析CPSK调制程序如附录A 所示。CPSK调制VHDL程序仿真图如图4-5、4-6 所示。图4-5 CPSK调制VHDL程序仿真全图图4-6 CPSK调制VHDL程序仿真局部放大图载波信号f1、f2是通过时钟clk分频得到的，所以滞后clk一个周期，调制的输出信号是有载波得来的，所以滞后载波f1、f2一个周期，从图中调制输出信号y可看出对输入基带信号调制的成功。4.3 DPSK调制电路的VHDL建模与程序设计4.3.1 DPSK调制电路方框图模型DPSK调制方框图如图4-10 所示。图中计数与图4-7中的计数器相同。异或门与寄存器共同完成绝/相变换功能；CPSK调制器与图12 CPSK调制器相同。图4-10 DPSK调制电路方框图下面程序设计部分就只包含绝对码到相对码的转换，码型转换后再通过CPSK调制就实现了DPSK调制。如图4-11所示为绝对码转换为相对码的VHDL程序设计流程图。这里确定计数器q的循环周期为4，所以绝对码码元长度确定为4倍的clk。要完成，利用VHDL程序中信号的延时性，用xx=xxx,y=xxx两个公式就能完成绝对码到相对码的转换。图4-11 绝对码转换为相对码的VHDL程序设计流程图4.3.2绝对码转换为相对码的VHDL程序及仿真结果分析绝对码转换为相对码的VHDL程序如附录C所示。绝对码转换为相对码的VHDL程序仿真成功后的波形图如图4-12 所示，clk为系统时钟，当start为高电平时，进行绝对码到相对码的转换，这时输入的绝对码是按4个clk的周期为码元长度，输入的数字信号一定要注意这点。q为计数器，循环4位，在q=0时，对输入的绝对码x进行运算，得到y。输出y是输入信号x与中间寄存信号xx的异或。同时输出的y滞后于信号x一个clk。图4-12 绝对码转换为相对码的VHDL程序仿真波形注：工程的所有源码都列在附录中，完整的工程文档在电子稿“PL_CPSK”文件夹中总结这次的毕业设计让我收获良多，将以前所学的通信原理知识和FPGA综合起来运用，并且应用的如此实际。这次我的设计主要是倾向于软件方面的，学会编写和设计VHDL程序，然后在Quartus II软件上进行仿真。这次设计的一些总结如下：(1) 完成了DPSK通信系统的VHDL程序设计，并在此基础上作了一系列的分析对比； (2) 学习了FPGA的基本知识，从编程的角度出发完成了利用FPGA器件进行理论设计，并进行了仿真。(3) 进一步加深了对通信模式的学习。设计中存在的问题： (1)程序编译时，存在管脚不出信号，与延时有关。 (2)系统仿真时，设计的CLK周期应与器件的时延相适应，否则也不能正确输出。参考文献1黄智伟等编著.FPGA系统设计与实践.电子工业出版社.2005.(01)2潘松、黄继业.EDA技术实用教程.科学出版社.2006(09)3田耕.徐文波.张延伟.无线通信FPGA设计.电子工业出版社.2008(02)4郝小红，罗彪.基于FPGA的函数信号发生器J.电测与仪表，2008，45（5）：49-51.5李志鹏，郭勇，沈军.基于DDS技术实现信号发生器J.微计算机信息，2007，23（2）：175-177.6高士友，胡学深，杜兴莉，刘桥.基于FPGA的DDS信号发生器设计J.现代电子技术，2009，16：35-37.7贺敬凯.基于FPGA的信号发生器设计J.深圳信息职业技术学院学报，2008，6（2）：63-66.8徐金龙，刘宇红，刘桥.基于DDS原理的任意波形信号发生器的设计J.现代机械，2006（4）：74-76.9 潘松，黄继业.EDA技术实用教程（第三版）M.北京：科学出版社，2006：356-360.附录：VHDL代码清单附录A. CPSK调制VHDL程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSKT isport(clk :in std_logic; -系统时钟 y :out std_logic); -已调制输出信号end CPSKT;architecture behav of CPSKT issignal x:std_logic;signal q:std_logic_vector(3 downto 0); -2位计数器signal f1,f2:std_logic; -载波信号signal p:integer range 0 to 95;beginprocess(clk) -此进程主要是产生两重载波信号f1，f2beginif clkevent and clk=1 then if q=0111 then f1=1;f2=0;q=q+1; elsif q=1111 then f1=0;f2=1;q=0000; else f1=0;f2=1;q=q+1; end if; if p=47 then x=1;p=p+1; elsif p47 and p95 then x=0;p=p+1; elsif p=95 then p=0; end if;end if;end process;process(clk,x) -此进程完成对基带信号x的调制beginif clkevent and clk=1 then if q(0)=1 then if x=1 then y=f1; -基带信号x为1时，输出信号y为f1 else y=f2; -基带信号x为0时，输出信号y为f2 end if; end if;end if;end process;end behav;附录B. 绝对码相对码转换VHDL程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_11