【精品论文】超动态电压调整SRAM设计.doc

精品论文超动态电压调整 sram 设计赵慧，耿莉（西安交通大学电子与信息工程学院，西安 710049）5摘要：本文设计了一种 8 管 sram 单元和相应的读写辅助电路，解决了传统 6 管 sram 单元 低压工作存在的读写稳定性问题，实现了具有超动态电压调整（u-dvs）能力的 sram 的设计，其工作电压范围可从亚阈值区变化到标称电压，达到 sram 低功耗和高性能的平衡。 通过自适应衬底偏置电路和读缓冲器的设计，增强了 sram 单元低压下的读稳定性和鲁棒10性。设计了可复用的读写辅助电路，同时提高 sram 的低压写能力和读速度。采用标准0.18-m cmos 工艺进行了流片验证。测试结果表明 sram 工作电压范围达到 0.2v-1.8v，相应的工作频率为 184 khz-208 mhz，从 1.8v 到 0.2v 的工作电压范围内，sram 总功耗降 低了 4 个数量级，工作电压 0.2v 时的读写功耗仅为 30nw。关键词：集成电路设计；sram；超动态电压调整；亚阈值设计；静态噪声容限；低功耗15中图分类号：tn432an ultra-dynamic voltage scalable (u-dvs) sram designzhao hui, geng li(school of electronics and information engineering, xian jiaotong university, xian 710049)20abstract: this paper presents a novel 8t sram bit-cell and assisted circuit to solve the low-voltage functional problem of 6t sram, achieving the capability of ultra-dynamic voltage scalable (u-dvs) operation. for low voltage operation, the configurable body bias schemeenlarges the static noise margin (snm) and bit-cell robustness. by multiplexing write and read peripheral assist circuits, sram write ability and read speed are both improved. the test-chip is25fabricated with a standard 0.18-m cmos process. the measurement results demonstrate that the proposed sram can operate from 1.8v at 208 mhz down to 0.2v at 184 khz and the total power dissipation scales down by four orders of magnitude. the access power at 0.2v supply voltage is30nw.key words: ic design; sram; ultra-dynamic voltage scaling; low-voltage design; static noise30margin (snm)；low power0引言静态随机存储器（static radom access memory，sram）在微处理器中占据了越来越大 的面积，sram 的功耗在很大程度上决定了微处理器的功耗1。因此，低功耗 sram 设计35成为集成电路的重要研究课题。动态电压调整（dynamic voltage scaling，dvs）是一种有效的低功耗技术2，它根据 系统性能的实时需求，动态地调整电路的工作电压和频率，实现系统的低压低功耗和高压高 性能。对于 dvs 系统，要求其中的 sram 也能在宽的电压范围内工作。研究表明，sram 的最低能耗点处于 mos 器件的亚阈值区3，因此，适用于 dvs 系统的 sram 的设计需将40sram 的工作电压降低到亚阈值区，即超动态电压调整 sram（u-dvs sram）的设计， 以实现最低能耗。 传统的基于 6 管的 sram 在低压下工作时存在稳定性降低和写能力下降等诸多问题，基金项目：高等学校博士学科点专项科研基金资助项目（20110201110004）；国家自然科学基金项目（61271089）作者简介：赵慧（1989-），女，硕士研究生，主要研究方向：低功耗 sram 设计通信联系人：耿莉，教授，主要研究方向：数模/射频混合集成电路设计. e-mail: - 10 -需要设计新型存储单元结构和相应的辅助电路来实现低压工作的 sram。而且，低压下器件失配对电路的性能影响更为严重。由于器件在亚阈值区和阈值之上的工作特性差异极大，45如何在宽电压范围内优化 u-dvs sram 的性能成为设计关键。关于工作电压在阈值之上的 sram 设计，已有很多文献报导45，然而，亚阈值 sram 设计仍待进一步研究。8 管和 10 管亚阈值 sram 单元被相继提出67，尽管这些设计实现了低功耗，但是，一些专为 sram 低压工作设计的辅助电路使 sram 在高电压下工作时的性能受到影响，使得针对低压设计 的 sram 在高电压工作时受到影响，不利于 sram 工作电压的拓宽。只有极少文献报道了50u-dvs sram 设计，一种工作电压范围达到 0.25v-1.2v 的 dvs sram 在 2009 年被提出8， 但是，其写辅助电路设计较为复杂；另一设计采用栅宽可调的 pmos 来实现 sram 的宽电 压范围工作9，但是，单元面积过大，集成度不高。基于以上研究，本文设计了一种 8 管 sram 存储单元和相应的读写辅助电路，采用标 准 0.18-m cmos 工艺流片验证，测试结果表明，设计的 sram 具有超动态电压范围稳定55工作能力，并达到了低压低功耗，高压高性能的要求。18 管 u-dvs sram 设计本文在文献6的8管亚阈值sram单元的基础上，设计了衬底偏置型8管u-dvs sram 单元，如图1所示。8管单元在6管单元中增加了两个nmos管（mn5和mn6）构成了读缓冲 器（read- buffer），并将读、写端口分开，使得读、写操作可分别优化。写操作通过写字60线wwl和写位线bl、blb进行，工作过程与6管单元的写过程相同。读操作通过读字线rwl 和单端读位线rbl进行。rbl在写周期末预充电到高电平，在读操作期间根据存储节点qb 的值有条件地通过读缓冲器放电，再用灵敏放大器检测rbl上的电压变化，将数据读出。由 于读缓冲器将存储节点与位线rbl上的电流通路隔开，使得位线电压在读操作时不会干扰存 储节点，从而使得读操作的噪声容限近似等于维持数据的噪声容限，提高了sram存储单元65低压工作的稳定性。为了进一步提高读噪声容限对工艺偏差的容忍度，我们还设计了自适应 衬底偏置电路，将在下文中详细阐述。读缓冲器的vgnd节点由sram每一行的单元共享，为了提高位线上的开态电流与关态电流之比（ion/ioff），vgnd连接成虚地点。在读操作期 间，对于没选中的行，vgnd保持在vdd，这使得没选中的单元里的读缓冲器上的压降几乎 为0，从而极大地减小了位线rbl上的泄漏电流。对于选中行，vgnd节点的电压被迅速拉70低到地，提高了读速度。图 1 本文设计的衬底偏置型 8 管 u-dvs sram 单元fig. 1 proposed 8t sram cell with body bias scheme75808590951001.1单元稳定性设计读缓冲器能提高8管亚阈值sram单元低压下的读噪声容限，但是它不能缓解工艺角的 变化对噪声容限的影响。在vdd=0.2v时，对文献6中的8管单元做了读噪声容限在不同工艺 角下的仿真，如图2所示。从图中可看出，在ff，fs，ss和sf四种工艺角中， fs工艺角是最差 的情况，读噪声容限几乎为0，sram单元失去了稳定性。在fs工艺角下，nmos管的阈值电压vth,n减小，导致nmos管的泄漏电流增大，pmos管的阈值电压|vth,p|增加，导致pmos 管的驱动电流减小，最终使得nmos的驱动能力远大于pmos管的驱动能力，这样，两个存 储节点q和qb的状态都倾向于被拉低到“0”，从而导致单元不能稳定地保持数据。图 2 vdd=0.2v 时文献6中 8 管单元的读噪声容限不同工艺角下的仿真，单元在 fs 工艺角下失去稳定性 fig. 2 simulation results of the read snm of 8t in 6 versus process corner when vdd=0.2v. the bitcell loses stability at fs corner.解决上述问题的最直接的方法就是增加pmos管的尺寸，使pmos管与nmos管的驱动 能力匹配。文献9就是采用栅宽可调的pmos管增大低压下的读噪声容限，但是这样会造成 sram单元面积增加过多，不利于sram存储密度的提高。并且，在亚阈值区，晶体管的驱 动电流与阈值呈指数关系，而与宽长比只是线性关系，因而，通过调节晶体管的阈值来改变 驱动能力比单纯调节尺寸更为有效。为了减小单元的面积和静态功耗，本文在设计时采用最小尺寸的晶体管。利用mos管 的体效应，采用衬偏电压调节pmos管的阈值，将pmos的衬底电位比源端降低vpb，使得 pmos的|vth,p|减小，以此来平衡pmos管和nmos管的驱动能力。针对pmos管的衬偏会降 低单元的写能力，而且衬偏带来的pn结漏电在sram高电压工作时不容忽视的问题，本文 设计了自适应衬底偏置选择电路，如图3所示。该电路由一行存储单元共用，当某一行被选中时，若工作电压vdd0.9v时，则sel信号为0，此时，存储单元中pmos管的衬底连接到 常规时的vdd，只有当vdd166 mhz6.61mw本设计0.18-m1 kb0.2v-1.8v184 khz-208 mhz30nw0.2v; 0.6mw1.8v3结论本文设计了一种新型可宽电压工作的 8 管 sram 单元和相应的读写辅助电路，解决了 传统 6 管 sram 低压工作存在的稳定性和写能力问题。本文设计的 sram 的稳定性比文献 6中的设计更具鲁棒性，可复用的读写辅助电路简化了 sram 的外围电路设计，提高了 sram 的低压写能力和读速度。测试结果验证了本设计的有效性，其工作电压范围可达到0.2v-1.8v，在此电压范围内读写功耗降低了 2104 倍。参考文献 (references)1 s. borkar. obeying moores law beyond 0.18 micron, microprocessor designc.proc. ieee int. asic/soc conf., 2000. 26-31.2 l. yuan, g. qu. analysis of energy reduction on dynamic voltage scaling-enabled systemsj. ieee transactions on computer-aided design, 2005, 24(12): 1827-1837.3 b. zhai, d. blaauw, d. sylvester, k. flautner. theoretical and practical limits of dynamic voltage scalingc. proc. design automation conference, 2004. 868-873.4 nobutaro shibata, hiroki morimura, mitsuru harada. 1-v 100mhz embedded sram techniques forbattery-operated mtcmos/simox asicsj. ieee jounal of solid-state circuits, 2000, 35(10): 1396-1407.5 chua-chin wang, po-ming lee, kuo-long chen. an sram design using dual threshold voltagetransistors and low-power quenchersj. ieee jounal of solid-state circuits, 2003, 38(10): 1712-1720.6 n. verma, a. chandrakasan. a 65nm 8t sub-vt sram employing sense-amplifier redundancyc. ieee int. solid-state circuits conf. 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