最终EDA上机指导书1.doc

EDA技术上机实验指导书山东建筑大学信息与电气工程学院前 言前 言一、实验目的本实验课程的目的，旨在通过上机实验，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图和硬件描述语言进行电路设计的基本方法和利用EDA工具软件（MAX+plus）设计简单数字电子系统的能力，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。二、实验前预习每次实验前，学生须仔细阅读本实验指导书的相关内容，明确实验目的和实验内容；明确实验原理与步骤；复习与实验内容有关的理论知识；预习仪器设备的使用方法、操作规程及注意事项。 三、实验注意事项1实验开始前，应先检查本人的计算机是否安装相关软件，了解其软件的使用方法和要求。2实验时每个同学应单独设计程序、操作、记录实验结果等，使每个同学受到全面训练。3测量数据或观察现象要认真细致，实事求是。使用计算机要符合操作规程，切勿随便重启频繁开关计算机。4未经许可，不得动用其它人的仪器设备或计算机等物。5实验结束后，实验记录交指导教师查看并认为无误后，离开机房。最后，应清理计算机，备份编写程序。6爱护公物，发生仪器设备等损坏事故时，应及时报告指导教师，按有关实验管理规定处理。7自觉遵守学校和实验室管理的其它有关规定。四、实验总结每次实验后，应对实验进行总结，即实验数据进行整理，绘制波形和图表，分析实验现象，撰写实验报告。实验报告除写明学院、班级、姓名、学号、课程、实验日期、实验名称外，还应包括：1实验目的2实验仪器与设备3实验内容4实验原理与步骤5实验结果与分析目 录目 录实验一 半加器设计1实验二 全加器设计5实验三 译码器设计8实验四 数据选择器设计11实验五 触发器设计14实验六 计数器设计16实验七 计数译码系统电路设计19实验八 BCD数加法系统电路设计24实验一 半加器设计实验一 半加器设计一、实验目的1、学习MAX+plus工具软件的基本功能和使用方法。2、学习使用原理图输入法设计半加器，掌握原理图输入法的操作步骤。3、初步掌握设计电路原理图的编辑、编译、仿真等操作方法。二、实验仪器与设备1、PC机2、MAX+plus II 软件三、实验内容以Altera公司的MAX+plus II为工具软件，采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果。四、实验原理与步骤1、元件选择在MAX+plus II工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电路设计。图1 半加器原理图 在元件选择对话框的符号库“Symbol Libraries”栏目中，用鼠标双击基本元件库文件夹“d:maxplus2max2libprim”后，在符号文件“Symbol Files”栏目中列出了该库的基本元件的元件名，例如and2(二输入端的与门)、xor(异或门)、VCC(电源)、input(输入)和output(输出)等。在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到其他元件符号。2、编辑半加器的原理图半加器逻辑电路图如图1所示，它由1个异或门和1个与门构成，a、b是输入端，SO是和输出端，CO是向高位的进位输出端。 在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到与门及输入端和输出端的元件符号。用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b”，把两个输出端的名称分别更改为“SO”和“CO”，然后按照图1所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“h_addergdf”(注意后缀是gdf)为文件名，存在自己建立的工程目录d:myedamygdf内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。 3、编译设计图形文件 设计好的图形文件一定要通过MAX+plus II的编译。在MAX+plus II集成环境下，执行“MAX+plus”菜单下的“Compiler”命令，在弹出的编译对话框中单击“Start”按钮，即可对h_addergdf文件进行编译。 在编译中，MAX+plus II自动完成编译网表提取(Compiler Netlist Extractor)、数据库建立(Database Builder)、逻辑综合(Logic Synthesizer)、逻辑分割(Partitioner)、适配(Fitter)、延时网表提取(Timing SNF Extractor)和编程文件汇编(Assembler)等操作，并检查设计文件是否正确。存在错误的设计文件是不能将编译过程进行到底的，此时计算机会中断编译，并在编译(Compiler)对话框中指出错误类型和个数。4、生成元件符号 在MAX+plus II集成环境下，执行“File”菜单下的“Create Default Symbol”命令，将通过编译的GDF文件生成一个元件符号，并保存在工程目录中。这个元件符号可以被其他图形设计文件调用，实现多层次的系统电路设计。5、功能仿真设计文件 仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。 建立波形文件 进行仿真时需要先建立仿真文件。在Max+p1us II环境执行“File”的“New”命令，再选择弹出的对话框中的Waveform Editor fi1e项，波形编辑窗口即被打开。 输入信号节点 在波形编辑方式下，执行“Node”的“Nodes from SNF”命令，弹出输入节点“Enter Nodes from SNF”对话框，在对话框中首先单击“List”按钮，这时在对话框左边的“Available NodesGroups” (可利用的节点与组)框中将列出该设计项目的全部信号节点。若在仿真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击对话框中间的“=”按钮，选中的信号即进入到对话框右边的“Selected NodesGroups”(被选择的节点与组)框中。如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“b01001) cout,sum=sum+4b0110; endendmodule完成BCD数加法器源程序的编辑后，用BCD_Adder.v文件名存盘，然后在MAX+plus II集成环境下，用“File”菜单下的“Create Default Symbol”命令对BCD_Adder.v进行编译。如果源程序中不存在语法错误，编译后生成BCD_Adder元件图形符号，如图1所示。在图中，细的输入输出线表示单信号线，如CIN和COUT；粗的输入输出线表示多信号总线，如A3.0、B 3.0和SUM3.0。为了验证设计电路的正确性，可以对BCD_Adder.v进行仿真。A3.0 SUM3.0B3.0 COUTCIN图1 BCD数加法器元件符号编辑七段显示译码器源程序在文本编辑方式下，编辑七段显示译码器的源程序，并以BCD_Dec.v为源程序名，保存在工程目录中。BCD_Dec.v源程序如下：module BCD_Dec7(a,q); input 3:0 a; output 7:0 q; reg 7:0 q; always (a) begin case(a) 4b0000: q=8b00111111; 4b0001: q=8b00000110; 4b0010: q =8b01011011; 4b0011: q =8b01001111; 4b0100: q =8b01100110; 4b0101: q =8b01101101; 4b0110: q =8b01111101; 4b0111: q =8b00000111; 4b1000: q =8b01111111; 4b1001: q =8b01101111; 4b1010: q =8b01110111; 4b1011: q =8b01111100; 4b1100: q =8b00111001; 4b1101: q =8b01011110; 4b1110: q =8b01111001; 4b1111: q =8b01110001; endcase endendmodule为了使BCD_Dec.v源程序也能作为十六进制译码器，所以将AF十六进制数的译码输出也包括在内。BCD_Dec.v通过编译后，生成显示译码器的元件符号如图2所示。在元件符号中，A3.0是译码器的输入端， 将与BCD加法器的输出端SUM3.0连接；Q7.0是译码器的输出端，为七段数码显示器提供显示数据。A3.0 Q7.0 图2 BCD_Dec元件图形符号3、设计BCD数加法器电路顶层文件生成的BCD_Adder和BCD_Dec元件图形符号只是代表两个分立的电路设计结果，并没有形成系统。顶层设计文件就是调用BCD_Adder和BCD_Dec两个功能元件，将它们组装起来，成为一个完整的设计。TOP.gdf是本例的顶层设计文件，在MAX+plus II集成环境下，打开一个新文件并进入图形编辑方式(Graphic Editor file)。在图形编辑框中，调出BCD_Adder和BCD_Dec元件符号各两个及输入(input)和输出(output)元件符号。根据BCD数加法器电路设计原理，用鼠标将它们连接在一起。具体操作如下：1）把输入元件INPUT与BCD_Adder的CIN连接在一起，并把输入元件的名称改为CIN，作为加法器低位进位输入端。2）把输入元件INPUT与BCD_Adder的加数输入连接在一起，并把输入元件的名称分别改为A3.0和B3.0，作为加法器4位加数输入端。3）把BCD_Adder输出SUM3.0与BCD_Dec7的输入A3.0连接在一起，把BCD_Dec7的输出Q7.0与输出元件连接在一起，并把输出元件的名称改为Q7.0，作为8位译码输出端。4）把输出元件OUTPUT与BCD_Adder的COUT连接在一起，并把输出元件的名称改为COUT，作为加法器进位输出端。完成上述操作后，得到BCD加法器的顶层设计结果，如图3所示。顶层设计图形完成后，用TOP.gdf作为文件名存入工程目录中。TOP是用户为顶层文件定义的名字，后缀.gdf表示图形设计文件。 图3 BCD加法器的顶层设计结果4、设计文件存盘与编译顶层设计文件：完成Verilog HDL源程序编辑后，设计文件保存在工程目录中。执行