时序逻辑电路2.ppt

第4章 时序逻辑电路,本章主要内容： 4.1 时序逻辑电路的特点和表示方法 4.2 触发器 4.3 时序逻辑电路的分析与设计 4.4 寄存器 4.5 计数器 4.6 顺序脉冲发生器,4.1 时序逻辑电路的特点和表示方法,4.1.1 时序逻辑电路的特点 时序逻辑电路在逻辑功能上的特点 任一时刻的输出不仅取决于该时刻的输入，而且和电路的原状态有关。 时序逻辑电路在结构上的特点 电路中包含存储元件通常由触发器构成 存储元件的输出和电路输入之间存在着反馈连接，这是时序电路区别于组合电路的重要特点之一。,4.1.1 时序逻辑电路的特点,时序逻辑电路的框图表示,现在的输入信号,现在的输出信号,现在的输出信号,现在的输入信号,米里型(Mealy),4.1.1 时序逻辑电路的特点,时序逻辑电路的框图表示,莫尔型(Moore),组合逻辑电路,存储电路,Xi,Q1,Qn,Z1,Zk,X1,F1,Fj,组合逻辑电路,图4-2莫尔型时序电路框图,4.1.2 时序逻辑电路的表示方法,在分析时序逻辑电路时，因为存储电路的存在，使得时序逻辑电路任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路的原状态有关，因此分析时要比组合逻辑电路复杂。时序电路的描述方法和组合逻辑电路的描述也有所不同。一般来说，时序逻辑电路有逻辑函数式、状态转换真值表、状态转换图和时序波形图四种表示方法。,4.1.2 时序逻辑电路的表示方法, 逻辑函数式 输出方程 F(tn )=WX(tn),Q(tn) 状态方程 Q(tn+1)=GZ(tn),Q(tn) 驱动方程 Z(tn)=HX(tn),Q(tn) 其中tn+1、tn表示相邻的两个离散时间。 只用驱动方程、状态方程、输出方程表示时序电路功能不直观、不完整。用状态转换真值表、状态图和时序图三种表示方法，可以描述时序电路状态转换的全部过程。,4.1.2 时序逻辑电路的表示方法, 状态转换真值表 反映时序电路的输出F(tn )、次态Q(tn+1 )和输入X(tn )及现态Q(tn )间对应关系的表格叫状态转换真值表（简称状态表）。 状态表可以将输入变量和电路初态代入状态方程和输出方程，求出电路的状态和输出值，把得到的次态作为新的初态，和此时的输入变量一起代入状态方程和输出方程，得到一组新的次态和输出值，如此计算下去，并把结果列成表格，即得状态转换表。,4.1.2 时序逻辑电路的表示方法, 状态转换图 反映时序逻辑电路状态转换规律及相应输入、输出取值情况的几何图形称为状态转换图。 时序波形图(工作波形图) 在时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫做时序图。,4.2 触发器,触发器(flip-flop)是能够存储一位二进制数的逻辑电路，是时序逻辑电路的基本单元电路。 分类 按照逻辑功能的不同可分为 RS触发器 D触发器 JK触发器 T触发器等,4.2 触发器,分类 按照触发方式的不同 时钟控制主从触发 边沿触发 根据存储数据原理的不同 静态 动态,4.2.1基本RS触发器, 与非门构成的基本RS触发器(RS flip-flop) 电路结构,&,&,Q,Q,图4-4 2与非门反馈连接电路,RD,SD,4.2.1基本RS触发器, 与非门构成的基本RS触发器(RS flip-flop) 电路结构,4.2.1基本RS触发器, 与非门构成的基本RS触发器(RS flip-flop) 工作原理 当时 ，电路稳定状态，输出保持不变。 若触发器处于0状态，Q=0，在 端送入一个负脉冲，则电路迅速翻转到1状态。只要 端的负脉冲大于2tpd， 负脉冲结束后，电路仍处于1状态。故 称作置位(set)端或预置(preset)端。即当Q=0 ， ，若 ，则 。若触发器处于1状态，在 端加负脉冲，触发器1状态不变。,4.2.1基本RS触发器, 与非门构成的基本RS触发器(RS flip-flop) 工作原理 若触发器处于1状态，Q=1、 ，在 端送入一个负脉冲，电路迅速翻转到0状态。只要 端的负脉冲大于2tpd， 负脉冲结束后，电路仍处于0状态。故 端称作复位(reset)端或清零(clear)端。即当Q=1、 时，若 ，则 。若触发器处于0状态，在 端加负脉冲，0状态保持不变。,4.2.1基本RS触发器, 与非门构成的基本RS触发器(RS flip-flop) 工作原理 如果在 、 端同时加入负脉冲，可知，在负脉冲作用期间，Q、 将同时输出1，而当负脉冲同时结束时，触发器转换到什么状态将是不确定的。因此这种触发器不允许 、 同时为0。 表4-1是基本RS触发器的特性表。,4.2.1基本RS触发器, 与非门构成的基本RS触发器(RS flip-flop) 工作原理,表4-1 与非门组成的基本RS触发器特性表,4.2.1基本RS触发器, 或非门构成的基本RS触发器 电路结构 基本RS触发器也可以用或非门组成，如图4-6所示。电路是以高电平作为有效输入信号，因此用RD、SD作为信号输入端。表4-2是或非门组成的基本RS触发器特性表。,4.2.1基本RS触发器, 或非门构成的基本RS触发器 电路结构,4.2.1基本RS触发器, 或非门构成的基本RS触发器 工作原理,4.2.2 具有使能端的RS触发器, 电路结构,4.2.2 具有使能端的RS触发器,（） 工作原理 基本RS触发器的输入信号直接控制触发器的输出状态，在所有的时间内输入信号、对触发器都是有效的。如果在基本RS触发器的输入端增加一个控制端，使输入信号只在使能输入信号有效时才能控制触发器的输出状态。具有使能端的RS触发器如图4-7所示。当EN=1时，电路的功能与图4-5 基本RS触发器相同；当EN=0时，电路处于保持状态。表4-3是具有使能端的RS触发器特性表。,4.2.2 具有使能端的RS触发器,（） 工作原理,4.2.3同步D触发器(D flip-flop), 电路结构,4.2.3同步D触发器(D flip-flop),（）工作原理 在具有使能端的RS触发器的S端与R端之间加入一个非门，只在S端加入输入信号，S端改称为D端，RS触发器就转换成了同步D触发器，如图4-8所示。D触发器只有一个输入端D，因此消除了对RS触发器的输入端不能同时为1 的约束。当EN=1时，触发器的输出Q与输入信号D一致，触发器打开。当EN=0时，锁存器关闭，输出状态Q保持不变。表4-4是D触发器的特性表。,4.2.3同步D触发器(D flip-flop),（）工作原理,4.2.4同步JK触发器 (JK flip-flop), 电路结构 (2)工作原理,4.2.5主从触发器, 主从RS触发器 电路结构,4.2.5主从触发器,(2)工作原理 图4-10(a)是由一对同步RS触发器构成的主从结构RS触发器，两个触发器的使能信号相位相反，接到时钟信号CP上，第一个触发器为主触发器，第二个触发器称作从触发器。 表4-6是主从RS触发器的特性表。注意，触发器状态翻转发生在CP的下降沿。Qn表示现态，Qn+1表示次态。,4.2.5主从触发器,(2)工作原理 触发器的逻辑功能除了用特性表描述外，还可以利用特性方程、激励表、状态转换图和时序波形图等方法描述。Qn+1就是特性方程。由表4-6可以画出Qn+1的卡诺图如图4-11所示。进而可以求出Qn+1。表4-6是主从RS触发器的特性表。注意，触发器状态翻转发生在CP的下降沿。Qn表示现态，Qn+1表示次态。,4.2.5主从触发器,(2)工作原理,注：表示CP脉冲下降沿。,4.2.5主从触发器,4.2.5主从触发器,4.2.5主从触发器, 主从D触发器 (1)电路结构,4.2.5主从触发器, 主从D触发器 (2)工作原理,4.2.5主从触发器, 主从JK触发器 (1)电路结构,4.2.5主从触发器, 主从JK触发器 (2)工作原理 在图4-10(a)主从RS触发器的基础上，增加J、K输入端及两条反馈线可组成JK触发器，如图4-16(a)所示。图4-16(b)是JK触发器的逻辑符号。特性表如表4-9所示。 JK触发器也可以由D触发器构成，图4-17所示。 凡在时钟信号作用下逻辑功能符合表4-9特性表的触发器，均为JK触发器。 JK触发器的状态图如图4-18所示。,4.2.5主从触发器, 主从JK触发器 (2)工作原理,4.2.5主从触发器, 主从JK触发器 JK触发器也可以由D触发器构成,4.2.5主从触发器, 主从JK触发器,4.2.5主从触发器,【例4.1】当JK触发器的输入信号J=K=T时，列出其特性方程、特性表和状态转换图。,4.2.5主从触发器,解：由JK触发器的特性方程 知，当J=K=T时 从而得特性表4-10。具备这种逻辑功能的触发器叫做T触发器。T触发器的状态转换图如图4-19所示。,4.2.5主从触发器,4.2.6CMOS集成触发器, 基本RS触发器 图4-5和图4-6所示基本RS触发器没有时钟脉冲输入端，在逻辑电路中不能与其他逻辑单元同步工作，但将其稍加改进，就可扩展其功能。如在输出端增设传输开关，可得到具有三态输出功能的基本RS触发器。CD4043是或非门构成的4个三态基本RS触发器，输入高电平有效，其逻辑图和引脚功能图如图4-20所示。图4-21示出了CD4044的逻辑图和引脚功能图。,4.2.6CMOS集成触发器, 基本RS触发器,4.2.6CMOS集成触发器, 基本RS触发器,4.2.6CMOS集成触发器, 集成D触发器 74HC74是CMOS双主从 D触发器，时钟脉冲上升沿触发，置位和复位有效电平为低电平，芯片内包括2个独立的D触发器。所有输入端均与TTL电平兼容。其逻辑电路结构和引脚功能如图4-22所示。74LS74是TTL双上升沿D触发器。主从D触发器数据的保持或传输是通过传输开关和反相器工作状态变换实现的。通常用于数据锁存、控制电路，是组成移位、计数和分频电路的基本逻辑单元。,4.2.6CMOS集成触发器, 集成D触发器,4.2.6CMOS集成触发器, 集成JK触发器 74HC73是双JK触发器(dual JK flip-flop)。图4-23(a)和(b)是74HC73的电路和引脚功能图。 CD4095和CD4096是单JK触发器，输入端J和K都扩展成了三端，在计数等级联使用时更为方便。其电路和引脚功能图如图4-24所示。,4.2.6CMOS集成触发器, 集成JK触发器,4.2.6 CMOS集成触发器, 集成JK触发器,4.2.6 CMOS集成触发器, 集成JK触发器,4.3 时序逻辑电路的分析与设计,4.3.1时序逻辑电路的分析方法 分析一个时序逻辑电路，就是要找出给定时序逻辑电路的逻辑功能。对具体电路而言，就是通过分析找出在输入信号和时钟信号作用下电路状态和电路输出的变化规律。 时序逻辑电路的分析步骤： 分析电路组成，写逻辑方程式 根据给定电路，写出时钟方程、驱动方程、输出方程。,4.3 时序逻辑电路的分析与设计, 求状态方程 将驱动方程代入触发器特性方程，求出状态方程。 列状态转换真值表 将任何一组输入变量及电路的初始状态的取值代入状态方程和输出方程，即可求出电路的次态值和相应输出值，然后继续这个过程，直到考虑了所有可能的状态为止。将这些结果列成真值表的形式，就得到状态转换真值表。,4.3 时序逻辑电路的分析与设计, 分析逻辑功能 无论多么复杂的时序电路，只要遵循以上分析步骤逐步去做，都可以分析出它的逻辑功能。 下面举例介绍具体的分析方法,4.3.1时序逻辑电路的分析方法,【例4-2】试分析图4-25所示时序逻辑电路的逻辑功能。FF1、FF2、FF3是3个JK触发器，时钟脉冲上升沿触发。设Q3Q2Q1的初始状态为000。,4.3.1时序逻辑电路的分析方法,解： 根据图4-25所示时序逻辑电路，写出电路的驱动方程和输出方程 J1=K1=1,4.3.1时序逻辑电路的分析方法, 将驱动方程代入JK触发器的特性方程 中，得到电路的状态方程,4.3.1时序逻辑电路的分析方法, 将初始状态代入状态方程，计算输出状态F=0，次态 ， ， ，将此计算结果作为新的初始状态代入状态方程，得到新的次态，如此计算下去，当 时，输出F=1，次态 ，返回到最初设定的初态。如果再继续计算下去，电路的状态和输出将按照前面的变化顺序反复循环，无需再做下去。得到表4-11的状态转换表。,4.3.1时序逻辑电路的分析方法,4.3.1时序逻辑电路的分析方法, 根据状态转换表4-11，画出图4-25电路的状态转换图如图4-26所示。在状态转换图中以圆圈表示电路的各个状态，以箭头表示状态转换的方向。同时，还在箭头旁注明了状态转换前的输入变量取值和输出值。通常将输入变量取值写在斜线上方，将输出值写在斜线下方。因为图4-25电路没有输入逻辑变量，所以斜线上方没有注字。,4.3.1时序逻辑电路的分析方法,4.3.1时序逻辑电路的分析方法, 根据状态转换表4-11，画出时序波形图 如图4-27所示。,4.3.1时序逻辑电路的分析方法,【例4-3】异步时序逻辑电路的逻辑图如图4-28所示。试分析电路的逻辑功能，画出电路的状态转换图和时序波形图。触发器和门电路均为CMOS电路。,4.3.1时序逻辑电路的分析方法,解：根据图4-28所示时序逻辑电路，写出电路的驱动方程和时钟方程 K1=1 J3=K3=1 CP1=CP2=CP,4.3.1时序逻辑电路的分析方法, 将驱动方程代入JK触发器的特性方程 中，得到电路的状态方程。,4.3.1时序逻辑电路的分析方法,列出电路的状态转换表。将 为初态代入Q1、Q2、Q3的状态方程中，得次态 ， ， ，依次计算下去，就得到了表4-12所示的状态转换表。 根据状态转换表4-12，画出图4-28电路的状态转换图如图4-29所示。 根据状态转换表4-12，画出时序波形图如图4-30所示。,4.3.1时序逻辑电路的分析方法,4.3.1时序逻辑电路的分析方法,4.3.2时序逻辑电路的设计方法,设计时序逻辑电路的步骤： 逻辑抽象，画出状态转换图或列出状态转换表 将一个实际逻辑关系表示为时序逻辑函数，可以用状态转换表描述，也可用状态转换图来描述。 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数，通常取原因（或条件）作为输入变量，取结果作为输出变量。,4.3.2时序逻辑电路的设计方法, 定义输入、输出逻辑状态的含义，并将电路状态顺序编号。 按照题意，列出电路的状态转换表或画出状态转换图(原始)。 状态化简 如果在状态转换图中出现这样两个状态：在相同的输入条件下转换到同一个次态并得到同样的输出那么这两个状态就称作等价状态。显然等价状态是重复的，可以合二为一。从而使电路简化。,4.3.2时序逻辑电路的设计方法, 确定触发器的数目、类型、状态分配（状态编码） 根据 ，确定触发器的数目，式中M表示状态数，n为触发器个数；因为不同逻辑功能的触发器驱动方式不同，所以用不同类型触发器设计出的电路也不一样。为此，在设计具体的电路前必须选定触发器的类型。,4.3.2时序逻辑电路的设计方法, 求状态方程、驱动方程、输出方程 根据状态转换图(或状态转换表)和选定的状态编码、触发器的类型，就可以写出电路的状态方程、驱动方程和输出方程了。 按照方程式画逻辑图 检查所设计的电路能否自启动,4.3.2时序逻辑电路的设计方法, 检查所设计的电路能否自启动 时序电路设计完成后，一般要求上电后能自启动。如果电路不能自启动，则需修改设计使之能自启动。通常采取两种措施加以解决。一是在电路开始工作时通过预置数将电路的状态置成有效状态循环中的某一种。另一种方法是通过修改逻辑设计加以解决。 图4-31用流程图表示了上述设计工作的大致过程。设计时序电路的过程和分析时序电路的过程恰好相反。,4.3.2时序逻辑电路的设计方法,4.3.2时序逻辑电路的设计方法,【例4-4】试设计一个带进位输出的同步六进制加法计数器。,4.3.2时序逻辑电路的设计方法,解：计数器的工作特点是在时钟信号作用下自动地依次从一个状态转为下一个状态，所以它没有输入逻辑变量，只有进位输出信号。因此，令进位输出C=1表示有进位输出，而C=0表示无进位输出。 画原始状态图S0/0S1/0S2/0S5/0S4/1图4-32 六进制加法计数器原始状态转换图S3/0 六进制加法计数器有6个有效状态。用Si，i=0，1，2，5表示计数器的有效状态，其原始状态转换图如图4-32所示。,4.3.2时序逻辑电路的设计方法, 状态化简 六进制加法计数器必须有6个不同的状态表示输入的时钟脉冲数，不会存在等价状态，因此不需化简。 确定触发器的数目、类型，进行状态赋值 六进制计数器的状态数是6，根据 故应选3个触发器。可以选JK触发器或D触发器。选000101六组代码作为S0S5的状态赋值。赋值后的状态转换图如图4-33所示。,4.3.2时序逻辑电路的设计方法, 求状态方程、驱动方程、输出方程 根据图4-33，画出表示次态逻辑函数和进位输出函数 的卡诺图次态卡诺图，如图4-34所示。图4-35为分解 的次态卡诺图。由于计数器的工作状态不能出现110和 111状态，因此将其作约束项处理。卡诺图中用表示。,4.3.2时序逻辑电路的设计方法,4.3.2时序逻辑电路的设计方法,由次态卡诺图写出的触发器状态方程的形式应与选用触发器的特性方程的形式相似。以便于状态方程和特性方程对比，求出驱动方程。 对于JK触发器，其特性方程为，故应将包含的最小项分开进行合并，这样可以和其特性方程直接进行比较，有利于求驱动方程。求得状态方程和输出方程如下：,4.3.2时序逻辑电路的设计方法,将状态方程和JK触发器的特性方程比较，求得 驱动方程为：,4.3.2时序逻辑电路的设计方法, 根据驱动方程和输出方程画出的逻辑图 如图4-36所示。,4.3.2时序逻辑电路的设计方法, 为验证电路的逻辑功能是否正确，将000作为初始状态代入状态方程中，依次计算出次态值，所得状态转换表如表4-13状态转换表所示。最后检查电路能否自启动。将2个无效状态110、111分别代入状态方程中计算，所得次态分别为111、000，经二个CP脉冲后，电路能进入有效循环状态，故电路能自启动。电路完整的状态转换图如图4-37所示。,4.3.2时序逻辑电路的设计方法,4.3.2时序逻辑电路的设计方法,【例4-5】试设计一个串行数据1111序列检测器。当连续输入四个或四个以上的1时，检测器输出为1，否则输出为0。,4.3.2时序逻辑电路的设计方法,解：串行数据检测器有一个数据输入端X和一个数据输出端F。设 S0状态为没有输入1以前的状态 S1状态为输入一个1以后的状态 S2状态为连续输入两个1以后的状态 S3状态为连续输入三个1以后的状态 S4状态为连续输入四个1或四个以上1的状态 所以此电路共需五个不同的状态。根据题意列出状态转换表如表4-14所示。状态转换图如图4-38所示。,4.3.2时序逻辑电路的设计方法,4.3.2时序逻辑电路的设计方法,无论什么状态，都要分别讨论输入为0、1两种情况，由表可见，S3和S4在相同输入条件下，不仅输出相同，而且次态也相同，故二者等价，可以合并在一起，用S3表示。化简之后得到的最简状态转换图如图4-39所示。 化简之后，状态转换图中的状态只有4个，需要两个触发器。选用D触发器。令触发器的状态Q1Q2的00、01、11、10分别代表S0、S1、S2、S3。 根据最简状态转换图画出电路的次态卡诺图和次态分解卡诺图如图4-40和图4-41所示。,4.3.2时序逻辑电路的设计方法,4.3.2时序逻辑电路的设计方法,状态化简后求得状态方程和输出方程为： 由状态方程求得驱动方程为：,4.3.2时序逻辑电路的设计方法,根据驱动方程和输出方程，画出逻辑图如图4-42所示。 由于两个触发器的四种状态组合，均为有效状态，没有无效状态，不存在能否自启动的问题。,4.4 寄存器,4.4.1 数码寄存器 4D并行数码寄存器 图4-43是上升沿4D触发器74HC175的逻辑图。电路具有4个独立的D触发器，每个触发器具有各自的数据输入端和互补输出端，正边沿送数，共用时钟信号和异步复位(清除)输入端，是一种典型的数据暂存电路。,4.4.1 数码寄存器,4.4.1 数码寄存器, 具有三态输出的4D寄存器 CD4076是具有三态输出的4D寄存器，其逻辑图和引脚功能图如图4-44所示。,4.4.1 数码寄存器,3.8D寄存器 8D寄存器74HC374包含8个上升沿触发的D触发器， 它们在时钟上升沿采样输入信号并改变输出信号。 如图4-45所示。,图4-45 8D寄存器74HC374逻辑电路图和引脚功能图,4.4.2 锁存器,锁存器就是对输入数据进行锁存。主要用于信息的暂存。 双2位透明锁存器 图4-46是用D锁存器组成的双2位双稳态透明锁存器74HC75的逻辑图。每2个锁存器由一个高电平有效使能信号EN同时控制，由D锁存器的动作特点可知，在EN的高电平期间Q端的状态跟随D端状态而变(透明)，在EN变成低电平以后，Q端将锁存CP变为低电平时D端的状态。,4.4.2 锁存器, 双2位透明锁存器,4.4.2 锁存器,2.D透明锁存器 8D透明锁存器74HC573的逻辑图如图4-47所示。74HC573有8个D型透明锁存器，每个锁存器有一个输入和三态输出，8个锁存器共用一个锁存使能输入LE和输出使能输入 。,4.4.2 锁存器,2.D透明锁存器 74HC573和74HC563、74HC533、74HC373的逻辑功能完全相同 ，只不过74HC533和74HC563是反相输出 端 ；74HC373和74HC533有不同的引脚排列。如图4-48、4-49、4-50所示。,4.4.3 移位寄存器,1.移位寄存器是在数码寄存器的逻辑结构基础上发展起来的。 2.移位寄存器有串行输入和并行输入两种输入方式。 3.移位寄存器的输出方式也有两种，串行输出和并行输出。 4.移位寄存器通常用来寄存数据代码、实现数据的串行并行转换。,4.4.3 移位寄存器,如果将图4-43中74HC175逻辑图的Q1接D2，Q2 接D3，Q3接D4，则成为右移串行输入(从D1输入)、 并行输出的移位寄存器。如图4-51所示。,4.4.3 移位寄存器,4.4.3 移位寄存器,1.8位串入并出移位寄存器74HC164,8位串入并出移位寄存器74HC164是具有串行输入 和并行输出的8位上升沿触发的移位寄存器。如图 4-53为74HC164的逻辑图和引脚功能图。表4-16为 74HC164的功能表。,4.4.3 移位寄存器,1.8位串入并出移位寄存器74HC164,4.4.3 移位寄存器, 4位双向通用移位寄存器74HC194,4.4.3 移位寄存器, 4位双向通用移位寄存器74HC194,4.4.3 移位寄存器,74HC194具有如下功能： 清零 时，触发器FF1、FF2、FF3、FF4同时被清零。移位寄存器工作时。 送数 当S1S0=11时，CP上升沿到达后，Q0Q1Q2Q3=D0D1D2D3。实现了数据的并行送数。 右移 当S1S0=01时，CP上升沿到达后实现了数据移。 左移 当S1S0=10时，CP上升沿到达后实现了数据左移。 保持 当S1S0=00时，CP信号不能加到触发器时钟输入端，触发器状态不变，实现了数据保持。,4.4.3 移位寄存器, 4位双向通用移位寄存器74HC194,4.4.3 移位寄存器,通过将数据输入和输出定义为向量，还可以构造更大型的寄存器模型，并包含一些附加功能。 以上结合具体芯片实例介绍了几种移位寄存器类型。其他的一些芯片如20脚的8位通用移位寄存器74HC299，具有三态输出功能。具有输出寄存器的8位移位寄存器74HC594、具有输出锁存器的8位串入串出/并出移位寄存器、三态输出74HC595、具有输入触发器的8位移位寄存器 74HC597等。能够实现串、并转换；远程控制等功能。,4.5 计数器,计数的功能就是累计输入脉冲的个数。实现计数功能的数字电路就称为计数器(counter)。被计数的脉冲(简称计数脉冲)可以是周期性脉冲，也可以是非周期性脉冲，它通常加在计数器的时钟输入端，作为计数器的时钟脉冲。,计数器在循环中的状态个数叫做计数器的模(modulus)。在循环中有m个状态的计数器称为模m计数器，或称m分频计数器。,4.5.1 计数器分类,计数器按照计数器中的各个触发器触发方式不同可分为:,同步计数器(synchronous counter) 各触发器受同一时钟脉冲输入计数脉冲控制，同步更新状态。,异步计数器(asynchronous counter) 触发器的翻转不是同时发生的，有先有后。,如果按计数过程中计数器中的数字增减分类，又可以把计数器分为:,4.5.1 计数器分类,加法计数器(up counter),减法计数器(down counter),可逆计数器(up/down counter),4.5.1 计数器分类,N进制计数器 对于计数器的一位而言，电路有N个状态，该计数器就为N进制计数器。例如八进制计数器电路，一位八进制计数器应有8个状态，2位八进制计数器应有64个状态。n位八进制计数器应有8n个状态。,若用计数器的计数容量(计数长度)来区分各种不同的计数器可分为：,二进制计数器,十进制计数器,4.5.2 二进制计数器,【例4-6】试用D触发器设计一个3位二进制同步加法计数器,4.5.2 二进制计数器,首先要画出原始状态转换图,原始状态转换图如图4-56所示。,4.5.2 二进制计数器,画出编码之后的状态转换图,根据图4-57，画出表示次态逻辑函数和进位输出函数的卡诺图,4.5.2 二进制计数器,00,01,11,10,0,1,图4-58 3位二进制加法计数器的次态卡诺图,由次态卡诺图写出触发器的状态方程,4.5.2 二进制计数器,4.5.2 二进制计数器,将状态方程和D触发器的特性方程比较，得驱动方程,根据驱动方程和输出方程画出的逻辑图,4.5.2 二进制计数器,4.5.2 二进制计数器,图4-61是3位二进制计数器的时序图（具有分频功能）,4.5.2 二进制计数器,在实际生产的计数器集成芯片中，往往还附加了 一些控制电路，以增加电路的功能和使用的灵活性。图4-62为可同步预置数的4位同步二进制计数器 74HC163引脚功能图。,4.5.2 二进制计数器,表4-18 74HC163的功能表,4.5.2 二进制计数器,用VHDL可以很容易地实现中规模集成计数器的功能。下面是74HC163二进制计数器的VHDL程序。,library IEEE; use IEEE.STD_LOGIC_1164_ALL; use IEEE.STD_LOGIC_ARITH.ALL; entity v74x163 is port ( clk, clr_l, ld_l, enp, ent: in std_logic; d: in unsigned (3 downto 0); q: out unsigned (3 downto 0); RCO: out std_logic ); end v74x163;,4.5.2 二进制计数器,architecture v74x163_arch of v74x163 is signal iq: unsigned (3 downto 0); begin process (clk, ent, iq) begin if clkevent and clk=1 then if clr_l=0 then iq 0); elsif ld_l=0 then iq = d; elsif (ent and enp)=1 then iq = iq + 1; end if; end if; if (iq=15) and (ent=1) then rco = 1; else rco = 0; end if; q = iq; end process; end v74x163_arch;,4.5.2 二进制计数器,4.5.2 二进制计数器,虽然74HC163是4位二进制计数器，具有16个状态，但如果巧妙地利用预置数和清零端可以实现模数小于16的任意进制计数器。图4-64是2片74HC163的一般连接方式，可以实现1616=256进制计数器。,4.5.3 十进制计数器,试用D触发器设计一个十进制同步加法计数器,4.5.3 十进制计数器,十进制计数器共有10个状态，首先要画出原始状态转换图,4.5.3 十进制计数器,画出编码之后的状态转换图,4.5.3 十进制计数器,画出表示次态逻辑函数和进位输出函数的卡诺图,由次态卡诺图写出触发器的状态方程,4.5.3 十进制计数器,4.5.3 十进制计数器,将状态方程和D触发器的特性方程比较，得驱动方程,4.5.3 十进制计数器,根据驱动方程和输出方程画出的逻辑图4-68所示。图4-69为其波形图。,4.5.3 十进制计数器,4.5.3 十进制计数器,表4-19 十进制计数器的状态转换表,4.5.3 十进制计数器,可预置数的同步BCD 十进制计数器。74HC160的引脚 功能图、引脚图和逻辑功能与74HC161完全相同(如图 4-70所示)，唯一的区别是在计数码制上，74HC161是 4位二进制码，而74HC160是BCD十进制码。表4-20为 74HC160的功能表。,4.5.3 十进制计数器,表4-20 74HC160的功能表,4.5.3 十进制计数器,可同步预置数的同步BCD 十进制计数器(Presettable synchronous BCD decade counter; synchronous reset) 74HC162和74HC160的引脚功能、逻辑功能完全相同，只不过74HC162是同步清零，即当清零端为低电平时，时钟上升沿到来后，计数器的输出Q0Q3才被置零。,4.5.4 可逆计数器,74HC190是异步预置数的同步BCD十进制可逆计数器 (Presettable synchronous BCD decade up/down counter)，它包含4个主从JK触发器，具有异步预置 数和加/减计数功能。图4-71是其时序波形图和引脚 排列图。表4-21为74HC190的功能表。,4.5.4 可逆计数器,4.5.4 可逆计数器,表4-21 74HC190的功能表,4.5.5 用中规模集成计数器 构成任意进制计数器,采用SSI触发器和逻辑门来设计计数器的方法，目前已很少采用。市场上有大量的、各种类型的MSI计数器产品出售，应该优先考虑选用MSI计数器产品，尤其是高集成度的CMOS多位计数器产品，以减少电路的体积、降低功耗和成本、提高计数器电路工作的可靠性。,在中规模同步计数器中，使用较多的有十进制74HC160和二进制74HC161、74HC163计数器。清零方式有直接清零(74HC160和74HC161)和同步清零 (74HC163) 2种。,4位二进制同步计数器74HC161和74HC163等可以连接成一个任意模数M(M16)的计数器。下面分别采用反馈预置数法和反馈复位法实现M12的计数器。,4.5.5 用中规模集成计数器 构成任意进制计数器, 反馈预置数法,4.5.5 用中规模集成计数器 构成任意进制计数器,反馈预置数法是用译码电路检测计数器的状态， 当计数器到达被检测的状态时，译码电路输出低 电平(或高电平)，把译码电路的输出反馈到MSI计 数器的预置数端，使预置数端出现有效电平。利用 预置数端的异步/同步预置功能，将数据输入端所 加的预置数装入计数器，从而实现预定模数的计数。, 用预置数端复位法,4.5.5 用中规模集成计数器 构成任意进制计数器,对于十二进制计数器 ，对于十二进制计数器， 当输入12个计数脉冲后，Q3Q2Q1Q0 =0000，使计 数器回到全0状态。而4位二进制加法计数器74HC161 和74HC163是同步预置数，当输入11个计数脉冲后， Q3Q2Q1Q0 =1011，所以要用74HC161和74HC163构成 12进制计数器，当计到Q3Q2Q1Q0=1011，时，应使 计数器Q3Q2Q1Q0=0000。如图4-72为其状态转换图。 逻辑图如图4-73所示。,4.5.5 用中规模集成计数器 构成任意进制计数器, 采用预置数端置任意数,4.5.5 用中规模集成计数器 构成任意进制计数器, 采用预置数端置任意数,4.5.5 用中规模集成计数器 构成任意进制计数器, 采用预置数端置任意数,4.5.5 用中规模集成计数器 构成任意进制计数器, 反馈复位法,反馈复位法也是用译码电路来检测计数器的状态，当计数器到达被检测的状态时，译码电路输出低电平(或高电平)。把该信号反馈到MSI计数器的清零端(复位端、复0端)，使清零端出现有效电平。,4.5.5 用中规模集成计数器 构成任意进制计数器, 反馈复位法, 直接清零法 74HC161等计数器是采用直接清零方式工作的。利用清零端 可以实现任意进制计数器。图4-78是其状态转换图，4-79是其逻辑图。,4.5.5 用中规模集成计数器 构成任意进制计数器, 反馈复位法, 直接清零法,4.5.5 用中规模集成计数器 构成任意进制计数器, 反馈复位法, 同步清零法 74HC163具有同步清零功能。利用它的同步清零端 同样可以实现任意进制计算器。,4.5.5 用中规模集成计数器 构成任意进制计数器,【例4.8】试用2片同步十进制加法计数器74HC160接成100进制计数器。,4.5.5 用中规模集成计数器 构成任意进制计数器,解：本例中要实现100进制计数器，将两片74HC160按并行进位方式或串行进位方式连接即得100进制计数器。 图4-81所示电路是并行进位方式的接法。以个位的进位输出QCC作为十位的使能控制端CEP和CET输入，每当个位计数到9(1001)时QCC变为1，下个CP信号到达时十位为计数工作状态，计数器加1，而个位计数到0(0000)时，它的QCC端回到低电平。个位的CEP和CET恒为1，始终处于计数工作状态。,4.5.5 用中规模集成计数器 构成任意进制计数器,4.5.5 用中规模集成计数器 构成任意进制计数器,【例4.9】试用2片同步十进制加法计数器74HC160实现60进制计数器。,4.5.5 用中规模集成计数器 构成任意进制计数器,解：74HC160是同步十进制加法计数器，利用它实现60进制计数器，需要2片分别作为个位和十位进行计数。个位完成十进制计数，不需要进行译码，只需将其进位输出信号取反连接十位计数器的时钟输入端，作为十位的时钟脉冲信号，十位计数器连成六进制计数器，需要对Q3Q2Q1Q00101进行译码，即当计数器计到第59个时钟脉冲时，十位计数器的预置数端得到低电平，当第60个脉冲到来时，个位计数器复位，十位计数器将数据输入端的数据0000送入计数器，完成一个计数周期。电路如图4-82所示。此时，2片74HC160电路是以串行方式级联的。,4.5.5 用中规模集成计数器 构成任意进制计数器,4.5.5 用中规模集成计数器 构成任意进制计数器,4.5.6 移位寄存器型计数器, 环型计数器,串/并转换是移位寄存器的数据应用，而移位寄存 器还有非数据应用。将移位寄存器的输出以一定 的方式反馈到串行输入端构成移位寄存器型计数 器。与二进制计数器不同，移位寄存器型计数器 的计数顺序，既不是二进制的升序也不是降序， 但这种计数器在许多控制领域中却十分有用。,4.5.6 移位寄存器型计数器, 环型计数器,图4-83为四位环型计数器的逻辑图。它是将左移 移位寄存器的串行输出端直接反馈到串行输入端 得到的环型移位寄存器。,4.5.6 移位寄存器型计数器, 环型计数器,这样用电路的不同状态能够表示输入时钟脉冲的 个数，即可以把它作为时钟脉冲信号的计数器。,4.5.6 移位寄存器型计数器,图4-85 能自启动的4位环形计数器,在许多场合下需要计数器能自启动，即当电路进入任 何无效状态都能在时钟信号作用下自动返回有效循环 中去。通过在输出与输入之间接入适当的反馈逻辑电 路，可以将不能自启动的电路修改为能够自启动的电 路。,4.5.6 移位寄存器型计数器, 环型计数器,根据图4-85的逻辑图得到它的状态方程为,4.5.6 移位寄存器型计数器, 环型计数器,图4-86电路的状态转换图,并可画出电路的状态转换图，如图4-86所示。,4.5.6 移位寄存器型计数器, 扭环型计数器,环