RF_FPGASX50T芯片概要设计(版本号V217).doc

SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 1 - SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 文件编号文件编号 xxxx 修订修订 2.17 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 2 - 版本记录：版本记录： 版本日期修改者修订内容 1.32009-2-23安丰军创建此文件 1.3.12009-3-3安丰军1.芯片由 XC3S1400A-4FG676C 修改为 XC5VSX35T-1FFG665C； 2.根据和驱动的讨论以及收发链路处理流程的 讨论修改模块划分； 1.3.22009-3-6安丰军1.流程细化； 2.更改 AD/DA 芯片； 1.4.02009-6-24安丰军根据最新的程序 1.03 修改文档； 2.122010-5-20安丰军 魏江博 根据最新的程序 2.12 修改文档，并更名为 RF_FPGASX50T 芯片概要设计； 2.132010-6-22安丰军 魏江博 根据最新的程序 2.13 修改文档： 1.更改“clk_board_ctl 寄存器说明”中的发射/ 接收滤波器选择反置的问题； 2.FPGA 芯片由 XC5VSX35T 更换为 XC5VSX50T； 3.“附录一：内部寄存器地址分配说明”移到 RF_FPGASX50T 芯片详细设计中； 2.132010-7-7安丰军 魏江博 1.接收链路信号处理模块重新细化二级模块。 2.132010-7-13安丰军根据评审结果修改 2.172011-3-4安丰军 刘晋东 根据最新的程序 2.17 修改文档，并更新版本号为 2.17： 1.修改 RF_FPGASX50T 芯片的内部功能模块 结构图； 2.根据程序修改各模块接口； 3.FLASH 接口部分添加芯片兼容性的内容； 4.修改时钟/复位模块框图，按最新程序添加或 删除相关时钟/复位信号； 5.修改 LBUS 控制模块框图； 6.添加数据延迟部分的说明； 7.修改模拟补偿滤波器部分的说明； SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 3 - 目录目录 目录目录- 3 - 1RF_FPGASX50T 芯片介绍芯片介绍- 6 - 2RF_FPGASX50T 芯片综述芯片综述- 7 - 2.1RF_FPGASX50T 芯片应用环境- 7 - 2.2RF_FPGASX50T 芯片功能简述- 7 - 2.3RF_FPGASX50T 芯片的内部功能模块划分- 8 - 2.4RF_FPGASX50T 芯片的内部功能模块结构图- 9 - 2.5RF_FPGASX50T 芯片处理流程- 9 - 2.5.1下行支路简介.- 10 - 2.5.2上行支路简介.- 10 - 2.5.3反馈补偿支路简介.- 10 - 2.5.4控制支路简介.- 10 - 3RF_FPGASX50T 芯片管脚信号定义芯片管脚信号定义.- 11 - 3.1RF_FPGASX50T 芯片管脚定义- 11 - 3.2RF_FPGASX50T 芯片外部接口- 16 - 3.2.1Local Bus接口.- 16 - 3.2.2RocketIO接口.- 20 - 3.2.3AD9779A接口.- 26 - 3.2.4ADS62C15接口.- 27 - 3.2.5AD7680接口.- 29 - 3.2.6DDR2 SDRAM接口- 30 - 3.2.7FLASH接口- 35 - 3.2.8小数分频模块接口.- 38 - 3.2.9RF板控制接口- 38 - 3.2.10温度监控模块接口（TMP141/Heater）.- 39 - 3.2.11SP5162时钟板控制接口- 40 - SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 4 - 4模块结构详细说明模块结构详细说明 .- 41 - 4.1时钟/复位控制模块- 41 - 4.1.1功能描述.- 41 - 4.1.2接口说明.- 41 - 4.1.3实现说明.- 42 - 4.1.4表项/寄存器设置.- 43 - 4.1.5重要资源使用情况说明.- 43 - 4.2LBUS 控制模块- 43 - 4.2.1功能描述.- 43 - 4.2.2接口说明.- 43 - 4.2.3实现说明.- 50 - 4.2.4表项/寄存器说明.- 55 - 4.2.5重要资源使用情况说明.- 55 - 4.3GTP 收发模块- 55 - 4.3.1功能描述.- 55 - 4.3.2接口说明.- 56 - 4.3.3实现说明.- 57 - 4.3.4表项/寄存器设置.- 57 - 4.3.5重要资源使用情况说明.- 57 - 4.4发射链路信号处理模块- 57 - 4.4.1功能描述.- 57 - 4.4.2接口说明.- 57 - 4.4.3实现说明.- 59 - 4.4.4表项/寄存器设置.- 63 - 4.4.5重要资源使用情况说明.- 63 - 4.5接收链路信号处理模块- 63 - 4.5.1功能描述.- 63 - 4.5.2接口说明.- 63 - 4.5.3实现说明.- 66 - 4.5.4表项/寄存器设置.- 68 - SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 5 - 4.5.5重要资源使用情况说明.- 69 - 4.6DDR2 接口模块.- 69 - 4.6.1功能描述.- 69 - 4.6.2接口说明.- 69 - 4.6.3实现说明.- 70 - 4.6.4表项/寄存器设置.- 70 - 4.6.5重要资源使用情况说明.- 70 - 5参考资料参考资料 - 71 - SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 6 - 1RF_FPGASX50T 芯片 介绍 RF_FPGASX50T 芯片是北京星河亮点通信软件有限责任公司研发的芯片，使用美国 XILINX 公司的 XC5VSX50T-1FFG665C 实现，应用于自主研发的射频模块。 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 7 - 2RF_FPGASX50T 芯片 综述 2.1RF_FPGASX50T 芯片应用 环境 RF_FPGASX50T 芯片主要应用于北京星河亮点通信软件有限公司开发的高端综合测 试仪表的射频模块上，位于射频模块的 SP5203 数字板上，主要完成对射频接收/发送链路 的控制/补偿、接收/发送链路的数字信号处理、上位机通过 LBUS 接口实现的对整个射频 模块的控制功能、和基带板的数据交互等功能。射频模块原理框图如下： SP5203数数字字板板 SP5161通通路路板板 SP5162时时钟钟板板 P I N 5 0 P I N 5 0 P I N 4 0 P I N 4 0 C P C I I/O Out 10M IN 10M OUT I Q 排排缆缆 排排缆缆 TX_C LK RX_ CLK 10M_CLK RF_FPGA400A PCI33 RF_FPGASX50T Rocket IO LBUS 图 2-1 射频模块原理框图 射频模块支持目前应用的多种移动通信标准的测试，如 TD_SCDMA、GSM、TD_LTE 等，并考虑到以后的扩展性，成为星河亮点综合测试仪的 通用硬件平台。 2.2RF_FPGASX50T 芯片 功能简述 RF_FPGASX50T 芯片主要功能包括： 1、和基带板 Rocket IO 收发模块，要求收发的速率为 2Gb/s，和基带板上的 V2pro 互通，V2pro 的 RocketIO 收发速率最大为 2G，使用一对 GTP 即可来实现。 2、I/Q 发射链路信号处理，包括：FIR 滤波器组、数据源选择、数字上变频、数字域 增益调整、功率补偿、IQ 平衡、LO 直流补偿、AD9779A 数据接口等； 3、I/Q 接收链路信号处理，包括：ADS62C15 数据接口、模拟补偿滤波器、接收 IQ 平衡、功率补偿、数字下变频、FIR 滤波器组等； SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 8 - 4、和 400A 芯片的 Local Bus 控制接口，时钟频率为 33M； 5、小数分频模块，控制外部 VCO 生成系统所需的工作时钟； 6、温度监控电路，通过对 TMP141 和 Heater 的读写，控制检波电路工作在驱动设定 的温度范围； 7、FLASH 接口，支持芯片为 AM29LV320D； 8、SP5162 时钟板控制，包括 VCO 选择、参考时钟选择、内部时钟源校准； 9、合路器工作模式控制，包括环回、单发、IO 三种模式； 10、ADS62C15、AD9779A、AD7680 等的 SPI 控制口访问； 11、RF 发射、接收链路的 ATT 控制，支持自动和手动两种模式； 12、内部发射信号生成，包括直流/正弦/预存/调制信号等。 13、IQ 捕获功能。 2.3RF_FPGASX50T 芯片的内部功能模块划分 RF_FPGASX50T 芯片按功能可以划分为下列 6 个一级模块： 1、时钟/复位信号生成电路，生成 FPGA 内部及外围芯片需要的时钟和复位信号； 2、LBUS 控制模块，和 400A 芯片通过 Local Bus 连接，完成驱动对本板的所有读写 控制；并对 FPGA 的其他一级模块及外围芯片进行控制；作为主控模块完成反馈 补偿功能； 3、GTP 收发模块，主要完成基带板和数字板数据的收发； 4、发射链路信号处理模块，主要完成发射链路 I/Q 信号的处理、补偿校准； 5、接收链路信号处理模块，主要完成接收模块 I/Q 信号的处理、补偿校准； 6、DDR2 存储器控制模块，主要完成对 DDR2 的访问控制； SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 9 - 2.4RF_FPGASX50T 芯片的内部功能模块结构图 GTP 收发模块 GTP RX Data FIR滤波 器组 数据源选 择 数字上变 频 I Q I Q ADC9779A 射频发射 链路 Switch & Combiner （三种工作 模式） Log Detector OP ADC7680 内部信号 （直流/正 弦/调制） FLASH GTP 收发模块 GTP TX Data FIR滤波 器组 数字下变 频 ADS62C15 射频接收 链路 400A VCO 控制数据流发射链路接收链路反馈补偿 TMP141 HEATER 时钟板 发射链路信号处理模块 接收链路信号处理模块 Local BUS 时钟、 RST控制 模块 CLK33M CLK_M RSTclk33m_in clk_m_in rst_in 小数分频 模块 FLASH 接口模块 温度监控 模块 LBUS控控制制模模块块 反馈补偿 控制模块 LBUS译码模块 时钟板控 制模块 （IIC接 口） ADC检波 控制模块 RF通路板 控制模块 数字域增 益调整 I Q 发射功率 补偿 I Q IQ平衡 I Q LO直流补 偿 I Q 接收功率 补偿 I Q 模拟补偿 滤波器 I 发射BRAM数 据源控制 DDR2访问仲 裁控制 AD控制模块（SPI 接口） DA控制模块（SPI 接口） DC OFFSET 校准 I Q I Q 接收BRAM 缓存 192X采样 模块 I Q I Q DFT功率 计算 I Q 发射功率自动开关 模块 I Q I Q 图 2-2 RF_FPGASX50T 芯片内部模块结构图 2.5RF_FPGASX50T 芯片 处理流程 RF_FPGASX50T 芯片的处理流程有四条主要支路： 1、通过 GTP 收发模块接收来自基带板的基带数据，经过发射链路信号处理模块后发 给 AD9779A，这条支路叫做下行支路。 2、从 ADS62C15 接收的数据经接收链路信号处理模块，通过 GTP 收发模块发给基 带板，这条支路叫做上行支路； 3、LBUS 控制模块通过对发送数据、SP5161 通路板 ATT 衰减器、外围检波电路 AD7680、FLASH 内表项等的控制，由上层软件或者自己计算出各个补偿模块的补偿系数， 这条支路叫做反馈补偿支路； 4、LBUS 模块通过 Local Bus 和 RF_FPGA400A 连接，完成驱动对本板所有模块以 及外围芯片的控制，这条支路叫做控制支路。 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 10 - 2.5.1 下行支路 简介 DAC 的时钟范围是 88132M，第一期支持的 TD 和 GSM 均使用 3X 模式，单向 GTP 的数据传输速率不超过 2Gb/s，使用一对 GTP 即可实现； 发射链路信号处理模块以及外部的 AD9779A 的主时钟都应该工作在 88132M（由 外部 VCO 输入）。 GTP 接收模块和发射链路信号处理模块应采用 FIFO 接口，做异步时钟域的转换。 2.5.2 上行支路简介 ADC 的时钟范围是 88132M，第一期支持的 TD 和 GSM 均使用 3X 模式，单向 GTP 的数据传输速率不超过 2Gb/s，使用一对 GTP 即可实现； 接收链路信号处理模块和 GTP 发送模块应采用 FIFO 接口，做异步时钟域的转换。 2.5.3 反馈补偿支路简介 反馈补偿支路完成的功能主要包括： 1、LO 直流补偿，用于抑制本振泄漏，补偿使能时为信号和补偿值相加； 2、频率增益预补偿，补偿功放的频率特性，在自动功率校准时由 TX ATT1 实现； 3、数字域增益调整，用来调整数字域 TX 信号的幅度； 4、发射功率补偿，补偿发射链路四级衰减器的衰减误差，由 FPGA 计算每级衰减器 的误差，在数字域补偿所有的通路衰减误差，补偿使能时为信号和补偿值相乘； 5、接收功率补偿，补偿接收链路三级衰减器的衰减误差，由 FPGA 计算每级衰减器 的误差，在数字域补偿所有的通路衰减误差，补偿使能时为信号和补偿值相乘； 2.5.4 控制支路简介 LBUS 控制模块通过 Local Bus 和 RF_FPGA400A 相连，得到通过 PCI 传递过来的控 制命令。LBUS 控制模块的主时钟是 33M，来自 Local Bus。 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 11 - 3RF_FPGASX50T 芯片 管脚信号定义 3.1RF_FPGASX50T 芯片 管脚定义 RF_FPGASX50T 芯片管脚信号定义如下表所示。 表 3-1 RF_FPGASX50T 芯片管脚信号定义 信号名称位宽类型电平说明位置 时钟/复位信号接口 clk_33m1INLVCMOS33Local Bus 输入时钟，33MAB15 clk_ddr2_ref1INLVCMOS33DDR2 参考时钟，200MY21 fpga_rst1IN LVCMOS33Local Bus 输入硬复位AF23 Local Bus interface 接口 ADIO15:0 16IO LVCMOS33地址数据复用信号AE18,AD18,AF17,AE17 AE16,AD16,AF15,AE15 AD15,AF14,AD14,AF13 AD13,AE13,AB7,AE6 ADDR_VLD1INLVCMOS33地址有效信号AD20 MEMBASE_HIT1INLVCMOS33AD19 S_TERM1OUTLVCMOS33本地端请求数据中止信号AF22 S_READY1OUTLVCMOS33本地端就绪指示信号AC22 S_ABORT1OUTLVCMOS33本地端请求放弃传输信号AD23 S_WRDN1INLVCMOS33读写指示信号AE21 S_SRC_EN1INLVCMOS33数据源使能信号AE22 S_DATA_VLD1INLVCMOS33数据传输结束指示信号AB22 S_CBE3:04INLVCMOS33命令字节复用信号AD21,AC21,AF20,AE20 S_DATA1INLVCMOS33数据传输中指示信号AE23 Detector 接口 dector_sclk1OUT LVCMOS33SPI 接口时钟（MAX 2.5M） F23 dector_sdin 1INLVCMOS33SPI 接口输入数据F22 dector_sync1OUTLVCMOS33SPI 接口片选信号E26 Flash 接口 flash_ry_by 1IN LVCMOS33Flash Ready/Busy 状态输 出 V8 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 12 - flash_dq15:0 16IO LVCMOS33输入输出数据M6,N8,R6,T7 U7,V9,W8,Y7 N6,P8,R8,G6 V7,W5,Y5,AA7 flash_addr19:0 20OUT LVCMOS33Flash 地址R7,W4,W6,K6 G5,K7,H6,L8 M7,N7,P6,R5 Y4,Y6,AA5,AB5 AD4,AE5,AF4,AF5 flash_ce1OUTLVCMOS33芯片使能AF3 flash_oe1OUTLVCMOS33输出使能AB6 flash_we1OUTLVCMOS33写使能T8 flash_reset1OUTLVCMOS33硬件复位，低有效U6 温度控制接口 tmp141_data1IOLVCMOS33温度数据E23 heater_en1OUTLVCMOS33加温使能E25 小数分频器接口 vco_fref1INLVCMOS3310M 参考钟AC18 vco_fback1INLVCMOS33反馈时钟AC17 vco_pfdout1OUTLVCMOS33Phase Detector 输出AB19 RF 板控制接口 rf_ctl3:13OUTLVCMOS33SP5161 通路板控制总线J23,F24,G26 rf_addr4:14OUTLVCMOS33SP5161 通路板地址总线G24,H22,J21,E22 rf_data5:15OUTLVCMOS33SP5161 通路板数据总线F25,H23,G25,H26,G22 AD9779A SPI 接口 ad9779_sclk1OUTLVCMOS33SPI 时钟AE25 ad9779_csb1OUTLVCMOS33SPI 芯片选择AF25 ad9779_sdio1IOLVCMOS33SPI 数据输入输出AE26 ad9779_sdo1INLVCMOS33SPI 数据输入AD25 ad9779_rst1OUTLVCMOS33复位AD24 ADS62C15 SPI 接口 ADS62C15_reset1OUTLVCMOS33SPI 接口复位信号C21 ADS62C15_sclk1OUTLVCMOS33SPI 接口时钟B21 ADS62C15_sdata1OUTLVCMOS33SPI 接口输出数据D21 ADS62C15_sen1OUTLVCMOS33SPI 接口片选信号D20 ADS62C15_sdout1INLVCMOS33SPI 接口输入数据D26 ADS62C15_ctrl11OUTLVCMOS33数据控制信号B15 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 13 - ADS62C15_ctrl21OUTLVCMOS33数据控制信号A15 ADS62C15_ctrl31OUTLVCMOS33数据控制信号A14 时钟板控制接口 clk_board_sref 1OUT LVCMOS33选择时钟合成部分 10MHz 参考钟的来源 J25 clk_board_sda1OUTLVCMOS33数控变阻器控制信号J26 clk_board_scl1OUTLVCMOS33数控变阻器控制信号K22 clk_board_tvco1OUTLVCMOS33发射机本振 VCO 选择K23 clk_board_tf3:1 3OUT LVCMOS33发射机本振时钟合成滤波 器选择 K26,L23,K25 clk_board_tle 1OUT LVCMOS33发射时钟合成芯片的片选 信号 L24 clk_board_tmux 1IN LVCMOS33发射时钟合成芯片的复用 管脚输出 L25 clk_board_rle 1OUT LVCMOS33接收时钟合成芯片的片选 信号 L22 clk_board_rmux 1IN LVCMOS33接收时钟合成芯片的复用 管脚输出 M26 clk_board_clk 1OUT LVCMOS33时钟合成芯片公用的时钟 线 M22 clk_board_data 1OUT LVCMOS33时钟合成芯片公用的数据 线 M24 clk_board_stdby4: 1 4OUT LVCMOS33RsvN26,N24,N23,N22 clk_board_rvco1OUTLVCMOS33接收机本振 VCO 选择P23 clk_board_rf3:1 3OUT LVCMOS33发射机本振时钟合成滤波 器选择 P25,P26,P24 clk_board_4001m ux 1IN LVCMOS33外部参考源合成芯片的多 路输出 N24 clk_board_4001le 1OUT LVCMOS33外部参考源合成芯片的同 步信号 N22 Rocket IO 接口 clk_mgt1_refp1INLVDS_25GTP Tile1 参考时钟，正极K4 clk_mgt1_refn1INLVDS_25GTP Tile1 参考时钟，负极K3 rocketio1_txp 1OUT LVDS_25RocketIO1 发送器差分数 据端口，正极 H2 rocketio1_txn 1OUT LVDS_25RocketIO1 发送器差分数 据端口，负极 J2 rocketio1_rxp 1IN LVDS_25RocketIO1 接收器差分数 据端口，正极 J1 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 14 - rocketio1_rxn 1IN LVDS_25RocketIO1 接收器差分数 据端口，负极 K1 rocketio2_txp 1OUT LVDS_25RocketIO2 发送器差分数 据端口，正极 N2 rocketio2_txn 1OUT LVDS_25RocketIO2 发送器差分数 据端口，负极 M2 rocketio2_rxp 1IN LVDS_25RocketIO2 接收器差分数 据端口，正极 M1 rocketio2_rxn 1IN LVDS_25RocketIO2 接收器差分数 据端口，负极 L1 clk_mgt2_refp1INLVDS_25GTP Tile2 参考时钟，正极T4 clk_mgt2_refn1INLVDS_25GTP Tile2 参考时钟，负极T3 rocketio3_txp 1OUT LVDS_25RocketIO3 发送器差分数 据端口，正极 P2 rocketio3_txn 1OUT LVDS_25RocketIO3 发送器差分数 据端口，负极 R2 rocketio3_rxp 1IN LVDS_25RocketIO3 接收器差分数 据端口，正极 R1 rocketio3_rxn 1IN LVDS_25RocketIO3 接收器差分数 据端口，负极 T1 rocketio4_txp 1OUT LVDS_25RocketIO4 发送器差分数 据端口，正极 V1 rocketio4_txn 1OUT LVDS_25RocketIO4 发送器差分数 据端口，负极 U1 rocketio4_rxp 1IN LVDS_25RocketIO4 接收器差分数 据端口，正极 W2 rocketio4_rxn 1IN LVDS_25RocketIO4 接收器差分数 据端口，负极 V2 AD9779A 数据接口 ad9779_dataclk1INLVDCI_33数据时钟W25 ad9779_p1d15:0 16OUT LVDCI_33DAC1，16 比特 I 路R25,R23,R22,T25 T24,T23,T22,U26 U25,U24,U22,V26 V24,V23,V22,W26 ad9779_p2d15:0 16OUT LVDCI_33DAC2，16 比特 Q 路V21,W21,W23,Y23 Y22,AA25,AA24,AA23 AA22,AB26,AB25,AB24 AC26,AC24,AC23,AD26 ad9779_tsenable1OUTLVCMOS33DAC 发送使能W24 ADS62C15 data interface SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 15 - ad62c17_pad10:0 11IN LVDCI_33通道 1 输入 AD 数据， 11Bits I B20,D19,C19,B19 A19,A18,C18,A17 B17,B16,C16 ad62c17_pbd10:0 11IN LVDCI_33通道 2 输入 AD 数据， 11Bits Q C23,A25,A24,A23 B24,B25,B26,C24 C26,D24,D25 ad62c17_clkout 1IN LVDCI_33ADS62C15 输入差分参考 时钟 A20 DDR2 SDRAM 接口 DDR2_ODT1OUTSSTL18_IIOn-Die 终端D9 DDR2_RAS_N1OUTSSTL18_II指令D5 DDR2_CAS_N1OUTSSTL18_II指令E5 DDR2_WE_N1OUTSSTL18_II指令A7 DDR2_CS_N1OUTSSTL18_II芯片选择B7 DDR2_CKE1OUTSSTL18_II时钟使能D10 DDR2_DM1:02OUTSSTL18_II数据掩码E6,F9 DDR2_BA1:02OUTSSTL18_II内存库地址B12,C12 DDR2_A12:0 13OUT SSTL18_II地址E17,D18,E13,E18 F19,F12,E11,E20 E21,E10,F10,F20 G21 DDR2_CK 2OUT DIFF_SSTL 18_II 时钟C11 DDR2_CK_N 2OUT DIFF_SSTL 18_II 内嵌时钟D11 DDR2_DQS1:0 2IO DIFF_SSTL 18_II_DCI Data StrobeC7,C9 DDR2_DQS_N1:0 2IO DIFF_SSTL 18_II_DCI C6,D8 DDR2_DQ15:0 16IO SSTL18_II_ DCI 数据A4,A10,B10,D6 C8,B9,E7,E8 A9,J8,H8,G9 F8,F7,G7,H7 ad9515 接口 ad9515_s21OUTLVCMOS33AF12 ad9515_s51OUTLVCMOS33AE12 ad9515_sycb1OUTLVCMOS33AE11 其他信号 INIT_CLK1INLVCMOS33LBUS 40M 参考时钟AB10 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 16 - clk_Rf_out_p 1OUT LVDS_25基带板差分参考时钟输出， 正极 AC11 clk_Rf_out_n 1OUT LVDS_25基带板差分参考时钟输出， 负极 AB12 LED7:0 8OUT LVCMOS33外部指示 LED 控制F14,F15,F17,G17 G14,H13,G16,G15 SWITCH7:0 8IN LVCMOS33外部控制开关H11,G11,H19,H18 G12,F13,G19,F18 3.2RF_FPGASX50T 芯片外部接口 3.2.1 Local Bus 接口 RF_FPGA400A 使用 Xilinx 的 PCI core 实现外部 PCI 接口和 FPGA 用户侧接口之间 的转换。RF_FPGASX50T 和 RF_FPGA400A 之间的 Local Bus 接口就是 FPGA 用户侧接 口。管脚定义如下表： 表 3-2 Local Bus 管脚定义 信号名称位宽类型说明 ADIO15:016INOUT地址数据复用信号 S_CBE3:04INPUT命令字节复用信号 AddrValid1INPUT地址有效信号 S_WRDN1INPUT读写指示信号 S_Data1INPUT数据传输中指示信号 S_DataValid1INPUT数据传输结束指示信号 S_Src_En1INPUT数据源使能信号 S_Ready1OUTPUT本地端就绪指示信号 S_Term1OUTPUT本地端请求数据中止信号 S_Abort1OUTPUT本地端请求放弃传输信号 INTR_N1INPUT中断信号 新加入的备用 Localbus_CLK1INPUTLocal Bus 输入时钟，33M Localbus_RST1INPUTLocal Bus 复位信号 共需要 28 个 IO，采用 Target-only 的支持 Burst 读写模式的 Local Bus。具体参考设 计参看 Xilinx 设计文档 pci_ug159。时序如下图所示： SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 17 - 图 3-1 PCI 非突发模式读时序图 读时序解释： 1、需要在 Addr_Val 信号有效时，锁存 ADIO 总线上的地址。表示 LocalBus 周期的 开始。 2、在 ADDR_Val 信号有效后下一个时钟采样 S_WRDN，高代表写，低代表读。 3、PCI_CMD 在真个 LocalBus 周期内不变。 4、S_Data 有效，表示 PCI 端准备好接收数据。 5、应用端需要在 S_Data 有效时驱动稳定的数据给 ADIO。 6、S_Data_VLD 有效表示成功完成一次读数据传输。 图 3-2 PCI 非突发写模式时序 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 18 - 写时序解释： 1、需要在 Addr_Val 信号有效时，锁存 ADIO 总线上的地址。表示 LocalBus 周期的 开始。 2、在 ADDR_Val 信号有效后下一个时钟采样 S_WRDN，高代表写，低代表读。 3、PCI_CMD 在真个 LocalBus 周期内不变。 4、S_Data 有效，表示 PCI 端准备好提够数据。 5、S_Data_VLD 有效表示成功完成一次写数据传输。 6、应用端需要在 S_Data_VLD 有效时锁存数据。 图 3-3 PCI 突发读时序图 突发读时序解释： 1、在 ADDR_VLD 有效时应用端要 Load 读寄存器的首地址。 2、最关键的是 S_SRC_EN 信号，该信号是用来指示下一个数据的，应用端应该在 S_SRC_EN 有效时使地址计数器加 1，提供下一个数据。 3、数据是否传送成功是由 s_data_vld 来指示的。S_SRC_EN 表示传给 PCI 端的数据 个数，s_data_vld 表示 PCI 成功接收到的数据个数。差表示多读了的数据个数，如果是 FIFO 需要考虑处理方法。 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 19 - 图 3-4 PCI 突发写时序图 突发写时序解释： 1、关键是 S_DATA_VLD 有效期持续多个时钟周期，而且每个时钟周期有一个数据。 2、在 ADDR_VLD 有效时应该装载地址寄存器，然后当 S_DATA_VLD 有效时，地址 计数器进行加 1 操作。 3、可以利用 S_DATA 信号来产生写信号来提前写指示信号，给硬件准备接收数据做 准备。 信号 S_Term，S_Abort，S_Ready 是终端控制 PCI 总线周期的信号，这三个信号的 组合值，可以表示不同的结束方式，详细如下表所示： 表 3-3 LocalBus 结束 PCI 总线周期方法 条件PCI 总线信号用户侧信号 NormalTRDY_IO=0 DEVSEL_IO=0 STOP_IO=1 S_Term=LowS_Ready=High Disconnect Without Data（Retry） TRDY_IO=1 DEVSEL_IO=0 STOP_IO=0 S_Term=HighS_Ready=Low Disconnect With Data TRDY_IO=0 DEVSEL_IO=0 STOP_IO=0 S_Term=HighS_Ready=High SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 20 - 3.2.2 RocketIO 接口 RF_FPGASX50T 芯片有 8 对 RocketIO GTP Transceiver，计划使用一对 RocketIO GTP Transceiver 来和基带板传递发射链路/接收链路的数据，使用 xilinx 的 Aurora IP Core 实现链路侧接口和数据侧接口的转换。Aurora 接口定义如下表所示 表 3-4 Aurora 链路侧管脚定义 信号名称位宽类型说明 TXP1OUTPUTRocketIO transmitter differential data, positive side TXN 1OUTPUT RocketIO transmitter differential data, negative side RXP1INPUTRocketIO receiver differential data, positive side RXN1INPUTRocketIO receiver differential data, negative side 共 4 个管脚。 表 3-5 Aurora 用户侧信号定义 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 21 - SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 22 - 用户侧信号接口如图所示： 图 3-5 Aurora IP Core 用户侧信号示意图 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 23 - 图 3-6 Aurora IP Core 用户接口框图 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 24 - Aurora IP Core 结构如下图所示： 图 3-7 Aurora IP Core 结构框图 图 3-8 Aurora IP Core 典型应用 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 25 - 图 3-9 Aurora IP Core 时钟分布示意图 Aurora IP Core 用户侧访问时序如下： 图 3-10 Aurora IP Core 用户侧发送数据时序图 图 3-11 Aurora IP Core 用户侧接收数据时序图 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 26 - 3.2.3 AD9779A 接口 AD9779A 完成 I/Q 两路 16Bits 数据的 DA 转换，工作在 dual port 模式。FPGA 接口 管脚定义如下表所示： 表 3-6 AD9779A 接口管脚定义 信号名称位宽类型说明 ad9779_dataclk1INPUTData CLK ad9779_p1d 15:016OUTPUTDAC1，16Bits I ad9779_p2d 15:016OUTPUTDAC2，16Bits Q ad9779_tsenable1OUTPUTDAC Transmit Enable ad9779_sclk1OUTPUTSPI CLK ad9779_csb1OUTPUTSPI Chip Select ad9779_sdio1INOUTSPI Data Input/Output ad9779_sdo1INPUTSPI Data Input 共需要 38 个 IO。 在双端口模式下，P1D/P2D 分别对应一个 DAC 的输入，IQ 数据在时钟 DATACLK 的 上升沿同时采样。TXENABLE 信号一直为高，使能整个传输通路。 SPI 时序图如下所示： SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 27 - 图 3-12 AD9779A Dual Port 时序图 3.2.4 ADS62C15 接口 ADS62C15 完成 I/Q 两路 11Bits 数据的 AD 转换，工作在 CMOS OUTPUT MODE 下。 FPGA 接口管脚定义如下表所示： 表 3-7 ADS62C15 接口管脚定义 信号名称位宽类型说明 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 28 - ad62c17_pad10:011INPUT通道 1 输入 AD 数据，11Bits I ad62c17_pbd10:011INPUT通道 2 输入 AD 数据，11Bits Q ad62c17_clkoutm1INPUTADS62C15 输入差分参考时钟 ad62c17_clkoutp1INPUTADS62C15 输入差分参考时钟 ADS62C15_reset1OUTPUTSPI 接口复位信号 ADS62C15_sclk1OUTPUTSPI 接口时钟 ADS62C15_sdata1OUTPUTSPI 接口输出数据 ADS62C15_sen1OUTPUTSPI 接口片选信号 ADS62C15_sdout1INPUTSPI 接口输入数据 ADS62C15_ctrl11OUTPUT数据控制信号 ADS62C15_ctrl21OUTPUT数据控制信号 ADS62C15_ctrl31OUTPUT数据控制信号 共需要 32 个 IO，时序图如下所示： 图 3-13 ADS62C15 数据接口时序图 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 29 - 图 3-14 ADS62C15 SPI 接口时序图 3.2.5 AD7680 接口 AD7680 是检波电路的一部分，FPGA 通过 SPI 口读取功率检测补偿模块所需的数值。 FPGA 接口管脚定义如下表所示： 表 3-8 AD7680 接口管脚定义 信号名称位宽类型说明 dector_sclk1OUTPUTSPI 接口时钟（MAX 2.5M） dector_sdin1INPUTSPI 接口输入数据 dector_sync1OUTPUTSPI 接口片选信号 共需要 3 个 IO，时序图如下所示： 图 3-15 AD7680 Power Down/Power Up 时序图 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 30 - 图 3-16 AD7680 SPI 接口数据传输时序图 3.2.6 DDR2 SDRAM 接口 DDR2 SDRAM 芯片使用 MT47H32M16HR-3，FPGA 和 DDR2 SDRAM 的接口模块 使用 Xilinx MIG 生成的 IP CORE，生成时无 test_bench 和 DCM。由 MIG 生成的 IP CORE 结构如下图所示： 图 3-17 DDR2 Controller 结构图 SP5203 RF_FPGASX50T 芯片概要设计芯片概要设计 北京星河亮点通信软件有限责任公司- 31 - 芯片侧管脚定义如下表所示： 表 3-9 DDR2 SDRAM 接口管脚定义 信号名称位宽类型说明 cntrl0_DDR2_ODT1OUTPUTOn-Die Termination cntrl0_DDR2_RAS_N1OUTPUTCommand cntrl0_DDR2_CAS_N1OUTPUTCommand cntrl0_DDR2_WE_N1OUTPUTCommand cntrl0_DDR2_CS_N1OUTPUTChip Select cntrl0_DDR2_CKE1OUTPUTClock Enable cntrl0_DDR2_DM4OUTPUTData Mask cntrl0_DDR2_BA2OUTPUTBank Address cntrl0_DDR2_A13OUTPUTAddress cntrl0_DDR2_CK2OUTPUTClock cntrl0_DDR2_CK_N2OUTPUTInverted Clock cntrl0_DDR2_DQS4INOUTData Strobe cntrl0_DDR2_DQ16INOUTData 共需要 49 个 IO。 表 3-10 DDR2 Controller Core 用户侧信号定义 信号名称位宽类型说明 clk_int 1INPUT 整个 DDR2 控制模块的输入时钟， 本设计中采用 5060 板上 40M 晶 振 clk90_