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集 成 逻 辑 门 电 路 逻辑门电路 集 成 逻 辑 门 电 路 引 言 实现逻辑函数的实际基本器件集成逻 辑门电路。掌握门电路的逻辑功能和熟悉它们 的电气特性，是学习数字逻辑的基本要求。 本章分为两个层次介绍，第一层次先介绍 门电路的逻辑功能和应用，基本开关器件（二 极管、三极管、COMS）的开关特性，熟悉器件 的外部特性。 第二层次关注门电路内部结构、工作原理 和电气特性，对于数字系统设计来说，能保证 系统工作正确和可靠。 集 成 逻 辑 门 电 路 引 言 熟悉基本开关器件（二极管、三 极管、COMS）的开关特性，这是门电 路的工作基础。 在学习门电路时，注重门电路的 逻辑功能和应用，掌握常用器件类型 的外部特性。对其内部电路只作一般 介绍。 集 成 逻 辑 门 电 路 数字电路中，高、低电平均是一个许可范围。 逻辑电平逻辑电平 输出 高电平 +VDD VOH(min) VOL(max) 0 G1门vO范围 vO 输出 低电平 输入 高电平 VIH(min) VIL(max) +VDD 0 G2门vI范围 输入 低电平 vI v O v I 驱动门 G1 负载门 G2 1 1 正逻辑： 高电平逻辑1； 低电平逻辑0 集 成 逻 辑 门 电 路 半导体二极管：最基本的开关元件。 半导体二极管的理想开关特性半导体二极管的理想开关特性 在数字电路中最常用的是 开关二极管。 基本特性：单向导电性。 外加正向电压导通； 外加反向电压截至 符号： uD 正极 负极 1k ? 5V 5mA 1k -5V I=0 实物图 集 成 逻 辑 门 电 路 (1)加正向电压VF时，二极管导通，管压降VD可忽略。二极 管相当于一个闭合的开关。 二极管的静态特性 半导体二极管的理想开关特性半导体二极管的理想开关特性 集 成 逻 辑 门 电 路 (2)加反向电压VR时，二极管截止，反向电流IS可忽略。二 极管相当于一个断开的开关。 半导体二极管的理想开关特性半导体二极管的理想开关特性 uD iD 0V 理想二极管 伏安特性 集 成 逻 辑 门 电 路 实际的硅二极管正向导通时，存在 一个0.7V的门槛电压（锗二极管为 0.3V),其伏安特性曲线为： 半导体二极管的实际开关特性半导体二极管的实际开关特性 uD iD 0.7V 实际硅二极 管伏安特性 UD=0.7V （无能源输出） 集 成 逻 辑 门 电 路 可见，二极管在电路中表现为一个受外加电压vi控制的开关 。当外加电压vi为一脉冲信号时，二极管将随着脉冲电压 的变化在“开”态与“关”态之间转换。这个转换过程就是 二极管开关的动态特性。 半导体二极管的开关特性半导体二极管的开关特性 用软件演示二极管开关特性 集 成 逻 辑 门 电 路 二极管与门电路二极管与门电路 F=AB 集 成 逻 辑 门 电 路 二极管或门电路二极管或门电路 F=A+B 集 成 逻 辑 门 电 路 半导体三极管的开关特性半导体三极管的开关特性 初步认识三极管 双极型三极管（BJT） 分类： 根据制作结构分为 NPN型和PNP型； 根据制作材料分为硅 材料和锗材料。 三极管的三个极：发射极（e）、基极（b）、集电极（c） 三极管有两个PN结：发射结（ej）、集电结（cj） 发射结 集电结 集 成 逻 辑 门 电 路 半导体三极管的开关特性半导体三极管的开关特性 集 成 逻 辑 门 电 路 半导体三极管的开关特性半导体三极管的开关特性 Rb Rc +VCC bc e 0.7V 0.3V Rb Rc +VCC bc e 截止状态饱和状态 三极管工作在开关状态的等效电路 vi vivovo 集 成 逻 辑 门 电 路 三极管反相器工作状况三极管反相器工作状况 三极管反相器（非门）的工作情况 输输入(A)输输出(F) VI（V）VO（V） 0.3V 5V 5V 0.3V 50k 4.7k +5V FA 0 1 输 入 1 0 输 出 非逻辑真值表 集 成 逻 辑 门 电 路 二极管与门二极管与门/ /或门电路的缺点或门电路的缺点 （1）在多个门串接使用时，会出现低电平偏离标准数值 的情况。 （2）负载能力差。 0.7V 1.4V RL 集 成 逻 辑 门 电 路 解决办法： 将二极管与门（或门）电路和三极管非门电路组 合起来。 F 集 成 逻 辑 门 电 路 DTLDTL与非门电路与非门电路 工作原理： （1）当A、B、C全接为高电平5V时，二极管D1D3都截止，而D4、 D5和T导通，且T为饱和导通， VL=0.3V，即输出低电平。 （2）A、B、C中只要有一个为低电平0.3V时，则VP1V，从而使D4、 D5和T都截止，VL=VCC=5V，即输出高电平。 所以该电路满足与非逻辑关系，即： F 集 成 逻 辑 门 电 路 DTLDTL与非门电路与非门电路 工作原理： （1）当A、B、C全接为高电平5V时，二极管D1D3都截止，而D4、 D5和T导通，且T为饱和导通， VL=0.3V，即输出低电平。 （2）A、B、C中只要有一个为低电平0.3V时，则VP1V，从而使D4、 D5和T都截止，VL=VCC=5V，即输出高电平。 所以该电路满足与非逻辑关系，即： F 集 成 逻 辑 门 电 路 TTLTTL逻辑门电路逻辑门电路 引子： 集 成 逻 辑 门 电 路 TTLTTL与非门的基本结构与非门的基本结构 集 成 逻 辑 门 电 路 TTLTTL与非门的逻辑关系分析与非门的逻辑关系分析 1、输入全为高电平3.6V时。 T2、T3饱和导通， 实现了与非门的逻 辑功能之一： 输入全为高电平时， 输出为低电平。 由于T2饱和导通，VC2=1V。 T4和二极管D都截止。 由于T3饱和导通，输出电压为： VO=VCES30.3V 集 成 逻 辑 门 电 路 该发射结导通，VB1=1V。T2、T3都截止。 2、输入有低电平0.3V 时。 实现了与非门的逻辑 功能的另一方面： 输入有低电平时， 输出为高电平。 忽略流过RC2的电流，VB4VCC=5V 。 由于T4和D导通，所以： VOVCC-VBE4-VD =5-0.7-0.7=3.6（V） 综合上述两种情况 ，该电路满足与非 的逻辑功能，即： 集 成 逻 辑 门 电 路 或非门或非门 集 成 逻 辑 门 电 路 与或非门与或非门 集 成 逻 辑 门 电 路 74LS00内含4个2输入与非门， 74LS20内含2个4输入与非门。 集成门电路举例集成门电路举例 集 成 逻 辑 门 电 路 74LS04内含6个反相器， 74LS02内含4个2输入或非门。 集成门电路举例集成门电路举例 集 成 逻 辑 门 电 路 74LS51内含2个4-2输入与或非门 集成门电路举例集成门电路举例 集 成 逻 辑 门 电 路 TTLTTL系列集成电路系列集成电路 74：标准系列，前面介绍的TTL门电路都属于74系列，其典型 电路与非门的平均传输时间tpd10ns，平均功耗P10mW。 74H：高速系列，是在74系列基础上改进得到的，其典型电路 与非门的平均传输时间tpd6ns，平均功耗P22mW。 74S：肖特基系列，是在74H系列基础上改进得到的，其典型 电路与非门的平均传输时间tpd3ns，平均功耗P19mW。 74LS：低功耗肖特基系列，是在74S系列基础上改进得到的 ，其典型电路与非门的平均传输时间tpd9ns，平均功耗P 2mW。74LS系列产品具有最佳的综合性能，是TTL集成电路 的主流，是应用最广的系列。 集 成 逻 辑 门 电 路 TTLTTL系列集成电路系列集成电路 74：标准系列，前面介绍的TTL门电路都属于74系列，其典型 电路与非门的平均传输时间tpd10ns，平均功耗P10mW。 74H：高速系列，是在74系列基础上改进得到的，其典型电路 与非门的平均传输时间tpd6ns，平均功耗P22mW。 74S：肖特基系列，是在74H系列基础上改进得到的，其典型 电路与非门的平均传输时间tpd3ns，平均功耗P19mW。 74LS：低功耗肖特基系列，是在74S系列基础上改进得到的 ，其典型电路与非门的平均传输时间tpd9ns，平均功耗P 2mW。74LS系列产品具有最佳的综合性能，是TTL集成电路 的主流，是应用最广的系列。 集 成 逻 辑 门 电 路 MOS管分类 PMOS管:结构简单，工作速度低，负电源工作。 NMOS管:工艺复杂，正电源工作。 CMOS管:PMOS管和NMOS管组成互补电路。 工作区 TTL: 截止 放大 饱和 CMOS: 截止 饱和 非饱和 相当开关电路: 断开 接通 CMOSCMOS门电路门电路 MOS是金属-氧化物-半导体场效应管的简称 集 成 逻 辑 门 电 路 VN D S G S D G VP PMOS管NMOS管 VGSVTP 时导通 取:VTP =2V VGSVTN 时导通 取:VTN =2V 即:|VGS | |VTP |= 2V 时导通 MOSMOS管的开关特性管的开关特性 栅极 源极 漏极 集 成 逻 辑 门 电 路 NMOS管驱动管 PMOS管负载管 CMOSCMOS反相器反相器 VDD A F SP DN GPVP VN DP SN GN 漏极相连做输出端 PMOS管的衬底总是接到电路 的最高电位 NMOS管的衬底总是接到电路 的最低电位 柵极相连做 输入端 电路 集 成 逻 辑 门 电 路 A=1 导通 截止 V=0V 即F0 VDD A F VP VN 工作原理 设VDD10V，A1时，VA10V A0时，VA0 V VgsP=0 V VgsN=10 V CMOSCMOS反相器反相器 集 成 逻 辑 门 电 路 A=0 截止 导通 V=10V 即F1 VDD A F VP VN 设VDD10V，A1时，VA10V A0时，VA0 V VgsP=10 V VgsN=0 V A VP VN F 0 导通 截止 1 1 截止 导通 0 结论： CMOSCMOS反相器反相器 集 成 逻 辑 门 电 路 CMOSCMOS与非门与非门 VDD VP2VP1 VN2 VN1 A B F CMOS与非门电路 负载管并联 驱动管串联 集 成 逻 辑 门 电 路 VDD VP2VP1 VN2 VN1 A B F A=0,B=0: 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V VgsP1= VgsP2 = 10 V VgsN1= VgsN2 = 0 V VN1、VN2：截止 VP1、VP2：导通 F=1 0 0 1 集 成 逻 辑 门 电 路 VDD VP2VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V 0 1 1 A=0,B=0: VN1、VN2：截止 VP1、VP2：导通 F=1 A=0,B=1: VN2、VP1：截止 VN1、VP2：导通 F=1 集 成 逻 辑 门 电 路 VDD VP2VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V A=0,B=0: VN1、VN2：截止 VP1、VP2：导通 F=1 A=0,B=1: VN1、VP2：截止 VP1、VN2：导通 F=1 1 0 1 A=1,B=0: VP2、VN1：截止 VN2、VP1：导通 F=1 集 成 逻 辑 门 电 路 VDD VP2VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V 1 1 0 A=1,B=1: VP1、VP2：截止 VN1、VN2：导通 F=0 A=0,B=0: VN1、VN2：截止 VP1、VP2：导通 F=1 A=0,B=1: VN1、VP2：截止 VP1、VN2：导通 F=1 A=1,B=0: VP2、VN1：截止 VN2、VP1：导通 F=1 集 成 逻 辑 门 电 路 CMOSCMOS或非门或非门 电路： VDD VP2 VP1 VN2 VN1 A B F 负载管串联 驱动管并联 集 成 逻 辑 门 电 路 VDD VP2 VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V A=0,B=0: VP1、VP2：导通 F=1 VN1、VN2：截止 VgsN1= VgsN2 = 0 V VgsP1= VgsP2 = 10 V 0 0 1 集 成 逻 辑 门 电 路 VDD VP2 VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V A=0,B=0: VP1、VP2：导通 F=1 VN1、VN2：截止 0 1 0 A=0,B=1: VN1、VP2：截止 VP1、VN2：导通 F=0 集 成 逻 辑 门 电 路 VDD VP2 VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V 1 0 0 A=0,B=0: VP1、VP2：导通 F=1 VN1、VN2：截止 A=0,B=1: VN1、VP2：截止 VP1、VN2：导通 F=0 A=1,B=0:F=0 VP1、VN2：截止 VN1、VP2：导通 集 成 逻 辑 门 电 路 VDD VP2 VP1 VN2 VN1 A B F 设VDD10V，AB1时，VAVB10V AB0时，VAVB0 V 1 1 0 A=0,B=0: VP1、VP2：导通 F=1 VN1、VN2：截止 A=0,B=1: VN1、VP2：截止 VP1、VN2：导通 F=0 A=1,B=0:F=0 VP1、VN2：截止 VN1、VP2：导通 A=1,B=0: VP1、VN2：截止 VN1、VP2：导通 F=0 集 成 逻 辑 门 电 路 逻辑关系: A B VP1 VP2 VN1 VN2 F 0 0 导通 导通 截止 截止 1 0 1 导通 截止 截止 导通 0 1 0 截止 导通 导通 截止 0 1 1 截止 截止 导通 导通 0 负载管驱动管 CMOSCMOS或非门或非门 集 成 逻 辑 门 电 路 TTL门使用注意事项 一、电源电压及电源干扰的消除一、电源电压及电源干扰的消除 电源电压的变化对电源电压的变化对5454系列应满足系列应满足5v10%5v10%。对。对7474系列应满足系列应满足5v5%5v5%的的 要求。要求。 二、输出端的连接：避免二、输出端的连接：避免“ “线与线与” ”连接连接 三、闲置输入端的处理三、闲置输入端的处理 （1 1）对于与非门的闲置输入端可）对于与非门的闲置输入端可直接接电源电压直接接电源电压VCCVCC，或通过，或通过1 110k10k的电阻的电阻 接电源接电源VCCVCC。 （2 2）如前级驱动能力允许时，可将闲置输入端与有用输入端并联使用。）如前级驱动能力允许时，可将闲置输入端与有用输入端并联使用。 （3 3）在外界干扰很小时，与非门的闲置输入端可以剪断或悬空，但不允许接）在外界干扰很小时，与非门的闲置输入端可以剪断或悬空，但不允许接 开路长线，以免引入干扰而产生逻辑错误。开路长线，以免引入干扰而产生逻辑错误。 （4 4）或非门不使用的闲置输入端应接地，对与或非门中不使用的与门至少有一）或非门不使用的闲置输入端应接地，对与或非门中不使用的与门至少有一 个输入端接地。个输入端接地。 集 成 逻 辑 门 电 路 二、闲置输入端的处理 1、闲置输入端不允许悬空。 2、对于与门和与非门，闲置输入端应接正电源或高电平；对于或门和或非门， 闲置输入端应接地或低