基于FPGA的串口通信设计与实现.docx

基于fpga的uart设计与实现0引言通用异步收发器(universal asynchronous receivertransmitter，uart)可以和各种标准串行接口，如rs 232和rs 485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。一般uart由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到uart的基本功能，使用专用芯片会造成资源浪费和成本提高。一般而言uart和外界通信只需要两条信号线rxd和txd，其中rxd是uart的接收端，txd是uart的发送端，接收与发送是全双工形式。由于可编程逻辑器件技术的快速发展，fpga的功能日益强大，其开发周期短、可重复编程的优点也越来越明显，在fpga芯片上集成uart功能模块并和其他模块组合可以很方便地实现一个能与其他设备进行串行通信的片上系统。fpga(field programmable gate array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。1 uart 功能设计1.1 uart的工作原理异步通信时，uart发送接收数据的传输格式表1所示，一个字符单位由开始位、数据位、停止位组成。表1 uart发送接收数据的传输格式startd0d1d2d3d4d5d6d7pstop起始位数 据 位较验位停止位异步通信的一帧传输经历以下步骤：(1)无传输。发送方连续发送信号，处于信息“1”状态。(2)起始传输。发送方在任何时刻将传号变成空号，即“1”跳变到“o”，并持续1位时间表明发送方开始传输数据。而同时，接收方收到空号后，开始与发送方同步，并期望收到随后的数据。(3)奇偶传输。数据传输之后是可供选择的奇偶位发送或接收。(4)停止传输。最后是发送或接收的停止位，其状态恒为“1”。发送或接收一个完整的字节信息，首先是一个作为起始位的逻辑“0”位，接着是8个数据位，然后是停止位逻辑“1”位，数据线空闲时为高或“1”状态。起始位和停止位的作用是使接收器能把局部时钟与每个新开始接收的字符再同步。异步通信没有可参照的时钟信号，发送器可以随时发送数据，任何时刻串行数据到来时，接收器必须准确地发现起始位下降沿的出现时间，从而正确采样数据。设计时可参考由专用芯片实现的uart的功能并进行一定精简，如可以用fpga的片内ram替代uart的fifo，不用单独在uart模块中实现。设计的基本原则是保留最主要的功能，基于fpga的uart系统波特率时钟发生器、接收器和发送器3个子模块组成，如图1所示。图1 基于fpga的uart组成模块1.2 接收器设计 接收器的工作过程如下，如图2所示，在接收数据寄存器被读出一帧数据或系统开始工作以后，接收进程被启动。接收进程启动之后，检测起始位，检测到有效起始位后，以约定波特率的时钟开始接收数据，根据数据位数的约定，计数器统计接收位数。一帧数据接收完毕之后，如果使用了奇偶校验，则检测校验位，如无误则接收停止位。停止位接收完毕后，将接收数据转存到数据寄存器中。图2 数据接收图为确保接收器可靠工作，在接收端开始接收数据位之前，处于搜索状态，这时接收端以16倍波特率的速率读取线路状态，检测线路上出现低电平的时刻。因为异步传输的特点是以起始位为基准同步的。然而，通信线上的噪音也极有可能使传号“1”跳变到空号“0”。所以接收器以16倍的波特率对这种跳变进行检测，直至在连续8个接收时钟以后采样值仍然是低电平，才认为是一个真正的起始位，而不是噪音引起的，其中若有一次采样得到的为高电平则认为起始信号无效，返回初始状态重新等待起始信号的到来。找到起始位以后，就开始接收数据，最可靠的接收应该是接收时钟的出现时刻正好对着数据位的中央。由于在起始位检测时，已使时钟对准了位中央，用16倍波特率的时钟作为接收时钟，就是为了确保在位宽的中心时间对接收的位序列进行可靠采样，当采样计数器计数结束后所有数据位都已经输入完成。最后对停止位的高电平进行检测，若正确检测到高电平，说明本帧的各位正确接收完毕，将数据转存到数据寄存器中，否则出错。采用有限状态机模型可以更清晰明确地描述接收器的功能，便于代码实现。接收器的状态转换图如图3所示，为突出主要过程，图中省略了奇偶校验的情况。接收器状态机由5个工作状态组成，分别是空闲状态、起始位确认、采样数据位、停止位确认和数据正确，触发状态转换的事件和在各个状态执行的动作见图中的文字说明。图3 接收器状态转换图根据状态图其主要的程序如下所示：else if( rx_en_sig ) case ( i ) 4d0 : if( h2l_sig ) begin i = i + 1b1; iscount = 1b1; end 4d1 : if( bps_clk ) begin i = i + 1b1; end 4d2, 4d3, 4d4, 4d5, 4d6, 4d7, 4d8, 4d9 : if( bps_clk ) begin i = i + 1b1; rdata i - 2 = rx_pin_in; end 4d10 : if( bps_clk ) begin i = i + 1b1; end 4d11 : if( bps_clk ) begin i = i + 1b1; end 4d12 : begin i = i + 1b1; isdone = 1b1; iscount = 1b0; end 4d13 : begin i = 4d0; isdone = 1b0; end endcase其中起始位检测正确会触发rx_en_sig，一次的定时采集时第 0 、1位数据（起始位），保持忽略态度。定时采集的是八位数据位，每一位数据位会依低位到最高位储存入 rdata寄存器。此时程序前两位省略取2-9位就是传送的数据1.3波特率发生器设计波特率发生器实质是设计一个分频器，用于产生和rs 232通信同步的时钟。在系统中用一个计数器来完成这个功能，分频系数n决定了波特率的数值。该计数器一般工作在一个频率较高的系统时钟下，当计数到n2时将输出置为高电平，再计数到n2的数值后将输出置为低电平，如此反复即可得到占空比50的波特率时钟，具体的波特率依赖于所使用的系统时钟频率和n的大小。如系统时钟频率是50 mhz，要求波特率是9600，n=1/50mhz=5208，如果从零开始算起就是5207个计数。然而，采集数据要求“在周期的中间”，那么结果是5208/2，结果等于2604。基本上rx_bps_module.v只有在count_sig拉高的时候，模块才开始计数。利用verlog 所写的具体代码如下：module rx_bps_module( clk, rstn, count_sig, bps_clk); input clk; input rstn; input count_sig; output bps_clk; /*/ reg 12:0count_bps; always ( posedge clk or negedge rstn ) if( !rstn ) count_bps = 13d0; else if( count_bps = 13d5207 ) count_bps = 13d0; else if( count_sig ) count_bps = count_bps + 1b1; else count_bps = 13d0; /*/ assign bps_clk = ( count_bps = 12d2604 ) ? 1b1 : 1b0; /*/endmodule1.4发送器设计 图4发送数据原理图当发送数据时，对于每一个数据的发送，每一位采用的是定时发送。假设，配置的波特率是9600bps，那么当有一个发送标志位时，数据将会以1/9600 的节拍将数据一位一位的发送出去。一帧数据有11位，需要12次定时。主要代码为：always ( posedge clk or negedge rstn ) if( !rstn ) begin i = 4d0; rtx = 1b1; isdone = 1b0;end else if( tx_en_sig ) case ( i ) 4d0 : if( bps_clk ) begin i = i + 1b1; rtx = 1b0; end 4d1, 4d2, 4d3, 4d4, 4d5, 4d6, 4d7, 4d8 : if( bps_clk ) begin i = i + 1b1; rtx = tx_data i - 1 ; end 4d9 : if( bps_clk ) begin i = i + 1b1; rtx = 1b1; end 4d10 : if( bps_clk ) begin i = i + 1b1; rtx = 1b1; end 4d11 : if( bps_clk ) begin i = i + 1b1; isdone = 1b1; end 4d12 : begin i = 4d0; isdone = 1b0; end endcase2 数据传输仿真modelsim仿真工具是model公司开发的。它支持verilog、vhdl以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。2.1仿真串口发送模块编写一个仿真激励程序用于单独仿真串口发送模块。步骤0的时候，将数据 8h2e 发送至串口发送模块后使能串口发送模块，然后等待串口发送模块反馈完成信号。同样的动作也有 . 步骤1是发送数据 8h3f, 然而步骤2是发送数据 8hdd。步骤3是停止动作图5 发送数据仿真放大第二个数据0x3f的发送过程，如下图所示。可以看出串口发送模块，发送数据的格式是一帧11 位。0开始位-逻辑0，1:8数据位，9校验位没有需要可以随便填，这里填逻辑1，10停止位逻辑1。 图6 发送过程仿真结果图7 发送数据的延时仿真串口发送模块配置的波特率是9600kbps ，所以一个数据逗留的时间是大约104us。在仿真结果中，在b0b1 是数据0，b1b2 是数据1 . b10b11 是数据10。bxbx之间的时间大约是104us。2.2仿真串口接收模块用串口发送模块作为串口接收模块的刺激，亦即串口接收模块的输入（复杂输入）。用串口发送模块作为串口接收模块的刺激，亦即串口接收模块的输入（复杂输入）。下图是仿真虚拟环境env_rx_module.v 它组合了串口发送模块和串口接收模块。env_rx_module.v 拥有tx_en_sig , tx_data , tx_done_sig , rx_en_sig, rx_done_sig,rx_data 等信号。在激励的过程中，需要对这些信号控制。图8 接收模块仿真建模图当rx_en_sig 拉高的时候，串口接收模块开始准备接收数据了。当一帧11 位数据发送至串口接收模块，并且被串口接收模块过滤。最后经过过滤的数据会输出至rx_data ，然后产生一个完成信号至rx_done_sig。（在这里数据格式四1 帧11 位，并且波特率为9600kbps。仿真结果如下图所示：图10 发送结果仿真图上图仿真结果显示了“ 串口发送模块作为串口接收模块的刺激” 的激励过程。（ cursor省略为c） 在c1c2之间是第一帧数据的传送， c2c3是第二位 数据的传送，其他的以此类推，然和 c1c12是一帧数据11位的传送过程。注意，每 个cxcx之间的时间大约是104us，亦即9600kbps的波特率3 结语本设计是基于fpga的uart设计，用时较少，逻辑消耗小，成熟稳定的实现了数据的发送与接收，可以兼容到自己的程序中。本设计的仿真程序实现了激励的所有功能，完成初步设计要求。附录1：发送模块module tx_control_module( clk, rstn, tx_en_sig, tx_data, bps_clk, tx_done_sig, tx_pin_out ); input clk; input rstn; input tx_en_sig; input 7:0tx_data; input bps_clk; output tx_done_sig; output tx_pin_out; /*/ reg 3:0i; reg rtx; reg isdone; always ( posedge clk or negedge rstn ) if( !rstn ) begin i = 4d0; rtx = 1b1; isdone = 1b0;end else if( tx_en_sig ) case ( i ) 4d0 : if( bps_clk ) begin i = i + 1b1; rtx = 1b0; end 4d1, 4d2, 4d3, 4d4, 4d5, 4d6, 4d7, 4d8 : if( bps_clk ) begin i = i + 1b1; rtx = tx_data i - 1 ; end 4d9 : if( bps_clk ) begin i = i + 1b1; rtx = 1b1; end 4d10 : if( bps_clk ) begin i = i + 1b1; rtx = 1b1; end 4d11 : if( bps_clk ) begin i = i + 1b1; isdone = 1b1; end 4d12 : begin i = 4d0; isdone = 1b0; end endcase /*/ assign tx_pin_out = rtx; assign tx_done_sig = isdone; /*/ endmodule附录2：接收模块：module rx_control_module( clk, rstn, h2l_sig, rx_pin_in, bps_clk, rx_en_sig, count_sig, rx_data, rx_done_sig ); input clk; input rstn; input h2l_sig; input rx_en_sig; input rx_pin_in; input bps_clk; output count_sig; output 7:0rx_data; output rx_done_sig; /*/ reg 3:0i; reg 7:0rdata; reg iscount; reg isdone; always ( posedge clk or negedge rstn ) if( !rstn ) begin i = 4d0; rdata = 8d0; iscount = 1b0; isdone = 1b0; end else if( rx_en_sig ) case ( i ) 4d0 : if( h2l_sig ) begin i = i + 1b1; iscount = 1b1; end 4d1 : if( bps_clk ) begin i = i + 1b1; end 4d2, 4d3, 4d4, 4d5, 4d6, 4d7, 4d8, 4d9 : if( bps_clk ) begin i = i + 1b1; rda