复旦大学《数字逻辑基础》第6章可编程逻辑器.ppt

数字逻辑基础 第六章 可编程逻辑器件 和数字系统设计初步 本章要求 n本章的内容应该结合配套的实验课程进行， 主要教学任务在配套的实验课程上完成。 n学生在掌握可编程逻辑器件的基本结构后， 利用计算机仿真软件进行实验。 n学生应该掌握基本的计算机仿真过程。 6.1 可编程逻辑器件 n可编程逻辑器件的特点 由设计者自己完成其逻辑功能 系统集成度高 可靠性高 设计过程灵活 可以用软件进行仿真 n中小规模器件 PAL，GAL等 n大规模器件 基于乘积项结构CPLD 基于查找表结构FPGA 可编程逻辑器件的种类 CPLD的基本结构 n可编程“与-或”阵列 可编程的连线区 n可编程逻辑宏单元 nCPLD的结构示意图 FPGA的基本结构 nFPGA内部的逻辑块 查找表是一 个存储器， 直接将用户 需要的输入 输出关系存 储在内 nFPGA的内部结构示意图 逻辑块 可编程 连线区 可编程逻辑器件的设计过程 逻辑设计 综合与仿真 下载 ，调试 达到预想目标 N Y 6.2 数字系统设计初步 n数字系统的一般结构 n数字系统设计的一般过程 自顶向下（Top-down）的设计方法 n系统功能级设计 n行为级设计 n寄存器传输级设计 硬件设计语言 nVHDL nVerilog HDL 用VHDL 设计的 例1 library IEEE; use IEEE.std_logic_1164.all; entity shiftreg is port ( CLK: in STD_LOGIC; D: in STD_LOGIC_VECTOR (7 downto 0); Q: buffer STD_LOGIC_VECTOR (7 downto 0) ); end shiftreg; architecture shiftreg_arch of shiftreg is begin process (CLK) begin if CLK event and CLK = 1 then Q(0) = D(0); Q(7 downto 1) = Q(6 downto 0); end if; end process; end shiftreg_arch; n8位移位 寄存器， 左移 用VHDL 设计的 例2 nlibrary IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity counter is port ( CLK: in STD_LOGIC; Q: out STD_LOGIC_VECTOR (3 downto 0) ); end counter; architecture counter_arch of counter is signal cnt: STD_LOGIC_VECTOR (3 downto 0); begin Q = cnt; process (CLK) begin if CLK event and CLK = 1 then if cnt = “1001“ then cnt = “0000“; else cnt