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高速电路设计技术报告 1: 高速pcb的叠层设计-2 信号线卡分割走线-4 2： 高速pcb设计-7 3：高速ddr走线设计-15 4：电磁干扰(emi)共模和差模信号-18 高速pcb的叠层设计 随着现在系统工作频率的提高，器件的切换时间越来越小，pcb的设计复杂度逐步提高，对于信号完整性的分析除了反射，串绕以及emi等之外，合理的层叠设计和稳定可靠的电源也是重要的研究。pcb的层叠设计对整个系统的emc性能起着重要的作用，良好的层叠可以有效的减小pcb回路的辐射效应。同样稳定可靠的电源供应可以为信号提供合理的返回路径，减小loop面积。所以对于pi（power integrity）和si的研究是紧密结合的。现在的高速数字系统设计中多层板和多个工作电源已经很常见了，这就涉及到多层板的板层结构的设计、介质的选择和电源(地)层的设计等。其中电源（地）层的设计是至关重要的 （1）板层的结构板层的结构是决定系统的emc性能一个很重要的因素。一个好的板层结构对抑制pcb中辐射起到良好的效果。在现在常见的高速电路系统中大多采用多层板而不是单面板和双面板。在设计多面板时候需要注意以下方面。1.一个信号层应该和一个敷铜层相邻；2.信号层应该和临近的敷铜层紧密耦合（即信号层和临近敷铜层之间的介质厚度很小）；3.电源敷铜和地敷铜应该紧密耦合；4.系统中的高速信号应该在内层且在两个敷铜之间，这样两个敷铜可以为这些高速信号提供屏蔽作用且将这些信号的辐射限制在两个敷铜区域；5.多个地敷铜层可以有效的减小pcb板的阻抗，减小共模emi。2、板层的参数板层的参数包括信号走线的线宽，线厚、信号层和敷铜层之间的介质以及介质的厚度等。板层参数的确定主要是考虑到信号的阻抗控制以及pcb板的制作工艺限制等因素。当然在ghz以上的频率还需要重点考虑传输线的集肤效应（skin effect）以及介质的损耗等方面。对于常用的介质fr-4而言，在1ghz时介质对信号有了明显的衰减。信号线的阻抗主要受到多个参数变量的限制，可以用下面的公式简单的描述。其中：z。是信号线的阻抗；w：是走线的线宽；h：走线的线高；h：介质的厚度；：介质的介电常数。在这些参数变量中，h的影响最大。通常可以使用polar cit25软件计算传输线的阻抗。不同的传输线类型（微带线和带状线等）计算需要的参数也是有些差异。3、电源(地)层的设计在研究电源(地)层的设计之前有必要知道高频信号的回流问题。高频信号的回流的原则就是沿着阻抗最小的路径返回信号的驱动端。同时信号的回流在信号的波形切换时，回流的的方式是不同的。在pcb上传输线的信号回流总是沿着和该传输线最近的敷铜形成电流返回路径，只是在靠近信号的驱动端时有所区别。信号输出如果为逻辑高，那么信号的回流必须进入驱动端的电源管脚。相反如果输出为低，那么信号的回流必定是回到驱动端的地管脚。信号的传输线和返回路径之间需要有高的电容和低的电感。高的电容是可以比较好的将电场包含在内；较低的电感是为了减小穿过的磁通量。在研究了高频信号的回流的问题，下面将详细的研究电源的设计。3.1、电源(地)层的分割现在系统的工作电源多为多个电源，那么在实际的操作中就需要研究电源(地)层的分割(slot)问题。由上面研究的信号回流问题知道，slot使得信号的回流路径很难控制。如果信号不能通过尽可能小的环路返回，就可能形成一个大的环状天线(小型环状天线的辐射大小与环路面积、流过环路的电流大小以及频率的平方成正比)。当然从另一个角度考虑，slot有利于噪声的隔离，可以防止不同分割块(island)之间的相互干扰。3.2、数模电源设计数模电源设计的主要目的就是减小数字信号(数字电源)对模拟信号(模拟电源)的干扰。同时还需要注意两个方面。第一：尽可能减小电流环路的面积；第二：系统只采用一个参考面。如果系统存在两个参考面，就可能形成一个偶极天线(小型偶极天线的辐射大小与线的长度、流过的电流大小以及频率成正比)。所以对于数模电源和地敷铜的连接采用单点连接。这样既可以构成一个参考地敷铜，还可以防止在数字模拟地之间形成小的回流环路(ground loop)。因为这样的回流环路是产生地弹噪声的一个因素。因为如果采用多点连接，噪声就可以通过多个连接点形成比较多的环路。单点的连接点应该在数模混合器件的下方。同时需要注意数模的连接方式，考虑到噪声的隔离，数模混合连接处使用磁珠连接，磁珠可以通直流隔交流。所以这样可以防止一些高频噪声进入模拟区域。因为数字器件有噪声容限，而模拟器件则对噪声非常敏感。下面结合一个实例的设计做一个叙述。信号源的pcb板共6层。分为4个信号层和两个敷铜层（第二层和第五层）。工作电源有数字和模拟电源且都是5v。所以在表层设计出一个模拟的电源区域，同时在第二层(地敷铜)分割出一个模拟地区域，且都采用了单点连接。在连接处使用了磁珠和电容串连形成了一个滤波器，3.3、20h规则在电源层的设计中经常使用“20h”规则。含义就是地敷铜层相对于电源敷铜外延20h。其中h是电源和地敷铜之间的介质厚度。但是在实际的高速电路中，需要根据不同的情况来决定是否应该使用20h规则。在pcb板层中只有两个敷铜层（power 和ground）结构时， 20h规则可以显著的减小对外辐射。但是对多个敷铜层叠结构时，20h规则的作用不是明显了；但是通过使用过孔可以显著的降低对外辐射。 地线设计在电子设备中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。电子设备中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。在地线设计中应注意以下几点：1. 正确选择单点接地与多点接地低频电路中，信号的工作频率小于1mhz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10mhz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在110mhz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。2. 将数字电路与模拟电路分开电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。3. 尽量加粗接地线若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，使它能通过三位于印制电路板的允许电流。如有可能，接地线的宽度应大于3mm。4. 将接地线构成闭环路设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭环路可以明显的提高抗噪声能力。其原因在于：印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的限制，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地结构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。信号线跨分割走线pcb板的跨分割走线的危害跨分割走线的主要危害包括：（1）导致走线的阻抗不连续；（2）容易使信号之间发生串扰；（3）可能引起信号的反射；（4）增大电流环路面积，加大环路电感，使输出的波形容易振荡；（5）增加向空间的辐射干扰，同时易受空间磁场的影响；（6）加大与板上其他电路产生磁场耦合的可能性；（7）环路电感上的高频压降构成共模辐射源，并通过外接电缆产生共模辐射。为了形象地描述跨分割走线对电路的危害，我们用图4-15给出了一个地槽引起高频信号产生串扰的示意图。 对于需要严格的阻抗控制、按带状线模型走线的高速信号线而言，还会因为上平面、下平面或上下平面的开槽破坏带状线模型，造成阻抗的不连续，引起严重的信号失真，使信号的可靠度下降。 为了形象地描述跨分割走线对电磁干扰的影响，笔者进行“了试验对比。从对比的结果很容易看到跨分割的影响。在一块pcb板上布了两根走线，两者激励源相同，负载完全一样，均走在同一布线层，长度均为6000mil，惟一不同的是，一个跨了平面分割，另外一个参考平面完整。通过开关切换，在保证外部条件完全相同的情况下，分别让其中的一个网络上电，在半波暗室测试结果如下：从图4-16和图4-17可以清楚地看出：信号跨分割区会增加辐射8db-10db；具体增加的辐射强度取决于跨分割导致的回流路径回路面积的大小，也与周围的电磁干扰环境有关。如果一条时钟线在对外接口线缆附近跨分割布线，其导致的电磁干扰强度可能超过20db。由此可见跨分割布线会造成很大的电磁干扰，不仅干扰自身，同时它的电磁辐射还会对周围其他的电路或系统造成干扰。因此，我们在布线的时候一定要注意，尽量避免跨分割走线。 三、pcb板避免跨分割的办法跨分割走线给电路带来很大的危害，我们在实际电路的时候，应该尽量避免造成跨分割现象，主要注意以下几点：（1）走线避免穿越分割带，走线的时候考虑地、电源的分割，让走线绕开电源的分割问题，也可以增加电路的叠层数来避免跨分割问题。（2）通常布线的时候，电源分割是在不信号线之后设计，做电源或地分割时，一定要注意在地、电源分割的时候，会对哪些信号造成影响，会造成哪些信号线的跨分割走线，哪些是我们可以避免的，注意适当地调整地、电源分割。（3）过孔设计和散孔不应过于密集，造成地、电源平面的隔离带。（4）插装器件或者接插件在定义时，要分布地合理，充分考虑对地、电源平面的影响，是否造成分割，导致emi增强。结束语板层设计对于系统的实现是至关重要的。在板层设计中电源的设计是主要的决定因素。文中的内容研究了电源的分割和数模混合电路的设计。当然在电源设计中，还需要注意不同性质的敷铜层之间不用有重叠的现象，因为敷铜层之间的寄生电容可以为不同性质的敷铜之间提供耦合途径，尤其是要避免模拟电源(地)和数字部分的重叠现象 高速电路的pcb设计（一） 电子技术的发展变化必然给板级设计带来许多新问题和新挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致低的布通率；其次，由于系统时钟频率的提高，引起的时序及信号完整性问题；第三，工程师希望能在pc平台上用更好的工具完成复杂的高性能的设计。由此，我们不难看出，pcb板设计有以下三种趋势：1 高速数字电路(即高时钟频率及快速边沿速率)的设计成为主流。2 产品小型化及高性能必须面对在同一块pcb板上由于混合信号设计技术(即数字、模拟及射频混合设计)所带来的分布效应问题。3 设计难度的提高，导致传统的设计流程及设计方法，以及pc上的cad工具很难胜任当前的技术挑战，因此，eda软件工具平台从unix转移到nt平台成为业界公认的一种趋势。(二)、高频电路布线技巧1 高频电路往往集成度较高，布线密度大，采用多层板既是布线所必须的，也是 降低干扰的有效手段2 高频电路器件管脚问的引线弯折越少越好高频电路布线的引线最好采用全 直线，需要转折，可用45折线或圆弧转折，这种要求在低频电路中仅仅用于 提高铜箔的固着强度，而在高频电路中，满足这一要求却可以减少高频信号对 外的发射和相互问的耦合3 高频电路器件管脚的引线越短越好4 高频电路器件管脚问的引线层问交替越少越好也即元件连接过程中所用的 过孔(via)越少越好据测，一个过孔可带来约0.5pf的分布电容，减少过孔数 能显著提高速度5 高频电路布线，要注意信号线近距离平行走线所引入的串扰，若无法避免平行分布，可在平行信号线的反面布置大面积地来大幅度减少干扰同一层内的平 行走线几乎无法避免，但是在相邻的两个层走线的方向务必取为相互垂直6 对特别重要的信号线或局部单元实施地线包围的措施7 各类信号线走线不能形成环路，地线也不能形成电流环路8 每个集成电路块(ic)的附近应设置至少一个高频退耦电容，退耦电容尽量靠近器件的vcc9 模拟地线(agnd)、数字地线(dgnd)等接往公共地线时要采用高频扼流这一环节在实际装配高频扼流环节时用的往往是中心穿有导线的高频铁氧体磁珠，可在原理图中把它当做电感，在pcb元件库中单独为它定义一个元件封装，布线前把它手工移动到靠近公共地线汇合的合适位置上(三)、pcb中电磁兼容性(emc)设计方法 pcb的基材选择及pcb层数的设置、电子元件选择及电子元件的电磁特性、元件布局、元件问互连线的长宽等都制约着pcb的电磁兼容性pcb上的集成电路芯片(ic)是电磁干扰(emi)最主要的能量来源常规的电磁干扰(emi)控制技术一般包括：元器件的合理布局、连线的合理控制、电源线、接地、滤波电容的合理配置、屏蔽等抑制电磁干扰(emi)的措施都是很有效的，在工程实践中被广泛应用1高频数字电路pcb的电磁兼容性(emc)设计中的布线规则10 高频数字信号线要用短线，一般小于2inch(5cm)，且越短越好11 主要信号线最好集中在pcb板中心12 时钟发生电路应在pcb板中心附近，时钟扇出应采用菊花链或并联布线13 电源线尽可能远离高频数字信号线或用地线隔开，电源的分布必须是低感应的(多路设计)多层pcb板内的电源层与地层相邻，相当于一个电容，起到滤波作用同一层上的电源线和地线也要尽可能靠近电源层四周铜箔应该比地层缩进20倍于两个平面层之间距离的尺寸，以确保系统有更好的emc性能地平面不要分割，高速信号线如果要跨电源平面分割，应该紧靠信号线放置几个低阻抗的桥接电容14 输入输出端用的导线应尽量避免相邻平行最好加线间地线，以免发生反馈耦合15 当铜箔厚度为50um、宽度为1-1.5mm时，通过2a的电流，导线温度2inch)来说，其效应就更类似于传输线。如何判断是否满足传输线条件，有如下经验公式：(走线长度inch)x 0.144(电平跳变上升/下降时间ns)/2其中每inch 0.144是传输延时因子，此因子适用于常见的环氧树脂玻璃布基(fr4)板。 如果传输线没有完全匹配，即rt(终端匹配阻抗)z0(传输线特性阻抗)，则有反射(reflection)产生，此时通过在源和负载之间多次反射，就会产生多次振铃(ringing)。如果传输线完全匹配，即rt=z0，此时就不会有振铃的产生。长于8英寸的走线应当在终端进行匹配，大致有以下几种匹配方式： 其中交流匹配(ac termination)和其他匹配方式相比，是一种比较好的匹配方式。该匹配方式不增加驱动源的负载，不额外加大电源的负担 终端匹配技术是最简单而且有效的高速pcb设计技术，合理使用终端匹配技术可以有效降低信号反射和信号振铃，从而极大地提高信号的时序裕量和噪声裕量，从而改善产品的故障容限单端信号的终端匹配技术通常包括：驱动端串行连接的终端匹配技术、接收端并行连接的终端匹配技术、戴维南终端匹配技术、ac终端匹配技术、二极管终端匹配技术等而更高性能的信号驱动技术的使用，对于终端匹配技术提出了更高的要求比如lvds(低电压差分信号)器件就要求差分信号线在满足单线阻抗匹配的情况下，还要满足差分阻抗的匹配，这甚至比单线阻抗的匹配更重要 终端匹配方式和元器件的值也要和电路芯片的驱动能力和功耗结合起来考虑比如接受端下拉到地的匹配电阻的值，就必须考虑输出电流和电压(ioh和voh)的值，也就是说必须考虑驱动器的负载能力，而不能一味地考虑阻抗的匹配再比如，当网络上信号的占空比大于5o时，匹配电阻应该上拉到电源，而当网络上的信号占空比小于或者等于50时，匹配电阻应该下拉到地 关于匹配元器件位置的规则，源端匹配器件应该尽量靠近驱动器；终端匹配器件应该尽量靠近接收端。如果网络不是菊花链，那么匹配元器件的位置和匹配值应该由si工具分析确定。 cadence公司的specctraquest对高速系统的信号完整性分析和波形仿真，在高速系统设计中具有指导意义。设计工程师可以在电路板预布局的情况下，就可以对系统特性进行仿真，而且实践证明，仿真结果不好的布局，在完成布线后的仿真结果也不好。在进行布局的调整，完成布线后，再进行仿真，对于效果不好的网络分析原因，再加以针对性的改进，直至得到满意的布线结果。 利用specctraquest对高速系统中振铃和传输线效应的仿真结果和实验，可以得到以下结论： 1 对高速信号和有严格沿要求的走线，应尽可能得走短线。2 对于高分布电容的负载，应用短而粗的走线。理论分析，比较粗的走线有比较小的电感。3 在长于2英寸而短于8英寸的走线，要串入25-50欧姆的阻尼电阻，一般取25欧或33欧。4 对于长于8英寸的走线，应当加入并行匹配网络(地匹配，电源匹配，中点电位匹配，交流匹配等)。2阻抗控制技术 首先要区分开导线的电阻与阻抗两个不同的概念电阻指的是直流状态下导线对电流呈现的阻抗，而阻抗指的是交流状态下导线对电流的阻抗，这个阻抗主要是由导线的电感引起的任何导线都有电感，当频率较高时，导线的阻抗远大于直流电阻 5 阻抗控制的pcb信畔呤侵秆馗咚貾cb信号线各处阻抗连续，也就是说同一个网络上阻抗是一个常数。6 阻抗控制的pcb板是指pcb板上所有网络的阻抗都控制在一定的范围以内，如20-75。 设计工程师需要用到传输线理论或者借助eda工具来实现阻抗控制。而pcb加工厂商则要依靠先进的工艺和高性能的仪器和测试技术来保证阻抗控制技术的精确性。所以pcb厂商可能需要通过改变设计中的尺寸和间距来实现阻抗控制。 分析和测量是阻抗控制技术中很重要的一个环节，光板测试尤其重要而且精确。所以pcb设计工程师必须在设计中制定关键信号线的阻抗以及允许误差，并且密切协调pcb加工厂商的工作，确保符合所有的设计规范。 阻抗控制的pcb信号技术有很多种：嵌入式微带线、非对称带状线、对称带状线、边缘耦合带涂层的微带线、边缘耦合非对称带状线、辐射耦合的带状线等。从电路和pcb设计工程师的角度来说，要根据系统设计要求，严格计算阻抗，控制信号线的几何尺寸，并将这些关键的阻抗控制信号线的阻抗和误差的要求，明确以文档的方式递交给pcb加工厂，且要求pcb加工厂递交实现加工测试的详细报告。对于设计工程师的特定要求，pcb加工厂商通常采取在pcb设计拼板的外围加上测试卡棒条，依据加工工艺，运用先进的测试技术，来调整关键信号线的几何尺寸和间距。3设计空间探测技术 设计空间探测是应用广泛的高速设计和规划技术。在设计的早期阶段，比如系统设计阶段、原理图设计阶段或者是pcb布线前阶段，可以使用eda工具来考察关键网络的匹配方式、匹配元器件值、拓扑结构、布线长度、基板材料、板层结构等对信号完整性的影响。并且通过多参数的扫描分析，可以得到符合高速设计信号规范的设计空间。4高速pcb的集成电路芯片(ic)设计技术 在ic设计中同样需要关注高速pcb的设计和分析。 高性能的fpga芯片，需要考虑以下与高速pcb有关的因素：7 恰当地运用引脚的可重定位特性，限制高速pcb传输线的长度，从而达到控 制延时和改善信号质量的目的。8 确保编程引脚的驱动能力不要太强。9 编程引脚的信号变化速率，在满足时序等方面确保信号边沿的跳变不要太快。10 运用编程引脚的工艺技术，如lvttl、lvcmos、lvds、gtl、gtl+等，这样可 以减少高速pcb板上元器件的使用。 asic芯片的设计同样也要关注高速pcb设计方面的情况，突出体现为：根据高速pcb板的要求来选择asic芯片的i/o缓冲器，以及芯片的封装工艺和技术。si工程师根据asic加工厂商提供的i/o缓冲器模型，以及封装厂商提供的封装模型，将asic芯片放在高速pcb中进行仿真分析。从中选择符合asic功能要求、高速pcb性能要求、成本和成品率等综合因素的解决方案。5板级、系统级emc设计技术 目前可行的emc设计技术包括emc专家系统和emc设计规则。它是企业内部建立的一整套可行的emc设计规则，这些规则可能是以文档检查列表的方式给出，再由工程师去仔细检查设计的电路图，或者pcb版图确保没有仟何的规则违反，也可能将这些设计规则编程到emc专家系统中，由eda工具来自动检查。(六)、pcb板的静电释放(esd)设计 许多产品设计工程师通常在产品进入到生产环节时才着手考虑抗静电释放(esd)的问题。如果电子设备不能通过抗静电释放测试，通常最终的方案都要采用昂贵的元器件，还要在制造过程中采用手工装配，甚至需要重新设计。因此，产品的进度势必受到影响。 即使经验丰富的设计工程师，也可能并不知道设计中的哪些部分有利于抗静电释放(esd)。大多数电子设备在生命期内99的时间都处于一个充满esd的环境之中，esd可能不自人体、家具、甚至设备自身内部。电子设备完全遭受esd损毁比较少见，然而esd干扰却很常见，它会导致设备锁死、复位、数据丢失和不可靠。其结果可能是在寒冷干燥的冬季电子设备经常出现故障，但是维修时又显示正常，这样势必影响用户对电子设备及其制造商的信心。1esd产生的机理 一个充电的导体接近另一个导体时，两个导体之间会建立一个很强的电场，产生由电场引起的击穿。当两个导体之间的电压超过它们之间空气和绝缘介质的击穿电压时，就会产生esd电弧。在0.7ns到10ns的时间里，esd电弧电流会达到几十安培甚至超过100a。esd电弧会产生一个频率范围在1mhz-500mhz的强磁场，并感性耦合到邻近的每一个布线环路，在距离esd电弧10cm范围产生15a以上的电流，4kv以上的高压。esd电弧将一直维持到两个导体接触短路或者电流低到不能维持电弧为止。2抗esd的pcb布局与布线设计11 尽可能使用多层pcb板结构，在pcb板内层布置专门的电源和地平面。 采用旁路和退耦电容。尽量将每一个信号层都紧靠一个电源层或地线层，对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高 密度pcb，可以考虑使用内层走线。12 确保每一个功能电路和各功能电路之间的元器件布局尽可能紧凑，对易受esd影响的电路或敏感元器件，应该放在靠近pcb板中心的区域，这样其它的电路可以为它们提供一定的屏蔽作用。在能被esd直接击中的区域，每一个信号线附近都要布一条地线。13 在esd容易进入的设备i/o接口处以及人手经常需要触摸或操作的位置，比如复位键、通讯口、开/关机键、功能按键等。通常在接收端放置瞬态保护器、串联电阻或磁珠。14 要确保信号线尽可能短，信号线的长度大于12inch(30cm)时，一定要平行布一条地线。15 确保信号线和相应回路之间的环路面积尽可能小，对于长信号每隔几厘米或几英寸调换信号线和地线的位置来减小环路面积。16 确保电源和地之间的环路面积尽可能小，在靠近集成电路芯片(ic)每一个电源管脚的地方放置一个高频电容。17 在可能的情况下，要用地填充未使用的区域，每隔20mil(0.5mm)。(七)高速pcb中的过孔设计 在高速pcb设计中，看似简单的过孔往往也会给电路的设计带来很大的负面效应。为了减小过孔的寄生效应带来的不利影响，在设计中可以尽量做到：1 从成本和信号质量两方面考虑，选择合理尺寸的过孔大小。比如对6-10层的内存模块pcb设计来说，选用10/20mil(钻孔/焊盘)的过孔较好，对于一些高密度的小尺寸的板子，也可以尝试使用8/18mil的过孔。目前技术条件下，很难使用更小尺寸的过孔了。对于电源或地线的过孔则可以考虑使用较大尺寸，以减小阻抗。2 使用较薄的pcb板有利于减小过孔的两种寄生参数(寄生电容和寄生电感)。3 pcb板上的信号走线尽量不换层，也就是说尽量不要使用不必要的过孔。4 电源和地的管脚要就近打过孔，过孔和管脚之间的引线越短越好，因为它们会导致电感的增加。同时电源和地的引线要尽可能粗，以减少阻抗。5 在信号换层的过孔附近放置一些接地的过孔，以便为信号提供最近的回路。甚至可以在pcb板上大量放置一些多余的接地过孔。 高速ddr走线规则 1. 介绍目前，比较普遍使用中的ddr2 的速度已经高达800 mbps，甚至更高的速度，如1066 mbps，而ddr3 的速度已经高达1600 mbps。对于如此高的速度，从pcb 的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为pcb 叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前，有很多eda 工具可以对它们进行很好的计算和仿真，其中cadence allegro si-230 和ansofts hfss 使用的比较多。文章重点是讨论在尽可能少的pcb 层数，特别是4 层板的情况下的相关技术，其中一些设计方法在以前已经成熟的使用过。 2. pcb 的叠层（stackup）和阻抗对于一块受pcb 层数约束的基板（如4 层板）来说，其所有的信号线只能走在top 和bottom 层，中间的两层，其中一层为gnd 平面层，而另一层为 vdd 平面层，vtt 和vref 在vdd 平面层布线。而当使用6 层来走线时，设计一种专用拓扑结构变得更加容易，同时由于power 层和gnd 层的间距变小了，从而提高了pi。互联通道的另一参数阻抗，在ddr2 的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 ohms 必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 ohms 的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如clock 和dqs 信号。另外，所有的匹配电阻必须上拉到vtt，且保持50 ohms，odt 的设置也必须保持在50 ohms。 在 ddr3 的设计时，单端信号的终端匹配电阻在40 和60 ohms 之间可选择的被设计到addr/cmd/cntrl 信号线上，这已经被证明有很多的优点。而且，上拉到vtt 的终端匹配电阻根据si 仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70 ohms 之间。而差分信号的阻抗匹配电阻始终在100 ohms。 图 1 : 四层和六层pcb 的叠层方式 3. 互联通路拓扑对于ddr2 和ddr3，其中信号dq、dm 和dqs 都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在multi-rank dimms（dual in line memory modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过odt 的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 addr/cmd/cntrl 和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图2 列出了一些相关的拓扑结构，其中fly- by 拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（stub）。 对于ddr3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。fly-by 拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4 层板上很难实现，需要6 层板以上，而菊花链式拓扑结构在一个4 层板上是容易实现的。另外，树形拓扑结构要求ab 的长度和ac 的长度非常接近（如图2）。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在基于4 层板的ddr3 设计中，最合理的拓扑结构就是带有最少短线（stub）的菊花链式拓扑结构。 4. 时延的匹配 对于ddr2 和ddr3，时钟信号是以差分的形式传输的，而在ddr2 里，dqs 信号是以单端或差分方式通讯取决于其工作的速率，当以高度速率工作时则采用差分的方式。显然，在同样的长度下，差分线的切换时延是小于单端线的。根据时序仿真的结果，时钟信号和dqs 也许需要比相应的addr/cmd /cntrl 和data 线长一点。另外，必须确保时钟线和dqs 布在其相关的addr/cmd/cntrl 和dq 线的当中。由于dq 和dm 在很高的速度下传输，所以，需要在每一个字节里，它们要有严格的长度匹配，而且不能有过孔。差分信号对阻抗不连续的敏感度比较低，所以换层走线是没多大问题的，在布线时优先考虑布时钟线和dqs。5. 串扰在设计微带线时，串扰是产生时延的一个相当重要的因素。通常，可以通过加大并行微带线之间的间距来降低串扰的相互影响，然而，在合理利用走线空间上这是一个很大的弊端，所以，应该控制在一个合理的范围里面。典型的一个规则是，并行走线的间距大于走线到地平面的距离的两倍。另外，地过孔也起到一个相当重要的作用，有地过孔和没地过孔的耦合程度，在有多个地过孔的情况下，其耦合程度降低了7 db。6. 电源完整性这里的电源完整性指的是在最大的信号切换情况下，其电源的容差性。当未符合此容差要求时，将会导致很多的问题，比如加大时钟抖动、数据抖动和串扰。在 ddr 的设计上有三类电源，它们是vdd、vtt 和vref。vdd 的容差要求是5%，而其瞬间电流从idd2 到idd7 大小不同，详细在jedec 里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性，其中去耦电容从10nf 到10uf 大小不同，共有10 个左右。另外，表贴电容最合适，它具有更小的焊接阻抗。vref 要求更加严格的容差性，但是它承载着比较小的电流。显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。由于vref 相当重要，所以去耦电容的摆放尽量靠近器件的管脚。然而，对vtt 的布线是具有相当大的挑战性，因为它不只要有严格的容差性，而且还有很大的瞬间电流，不过此电流的大小可以很容易的就计算出来。最终，可以通过增加去耦电容来实现它的目标阻抗匹配。在4 层板的pcb 里，层之间的间距比较大，从而失去其电源层间的电容优势，所以，去耦电容的数量将大大增加，尤其是小于10 nf 的高频电容。7. 时序分析对于时序的计算和分析在一些相关文献里有详细的介绍，下面列出需要设置和分析的8 个方面： 1. 写建立分析： dq vs. dqs 2. 写保持分析： dq vs. dqs 3. 读建立分析： dq vs. dqs 4. 读保持分析： dq vs. dqs 5. 写建立分析： dqs vs. clk 6. 写保持分析： dqs vs. clk 7. 写建立分析： addr/cmd/cntrl vs. clk 8. 写保持分析： addr/cmd/cntrl vs. clk对于ddr2 上面所有的8 项都是需要分析的，而对于ddr3，5 项和6 项不需要考虑。在pcb 设计时，长度方面的容差必须要保证total margin 是正的。8. pcb layout在实际的pcb 设计时，考虑到si 的要求，往往有很多的折中方案。通常，需要优先考虑对于那些对信号的完整性要求比较高的。画pcb 时，当考虑一下的一些相关因素，那么对于设计p