数字频率计的设计 ——毕业设计论文.doc

eda技术及应用实验报告姓名：xxx班级：xxx学号：xxxx实验/上机报告课程名称：eda技术及应用专业：电气工程及其自动化成绩：指导教师：xxx姓名：xxx日期：2013/10/23项目序号：实验三学号：xxx时间：星期三项目名称：数字频率计的设计组号：地点：xxxx一、实验目的设计一个能测量方波信号的频率的频率计。二、实验环境 quartus ii 7.0 开发系统。三、实验内容1.设计一个能测量方波信号的频率的频率计。2.测量的频率范围是0999999hz。3.结果用十进制数显示。四、实验过程设计思想：用于频率测量的方法有很多，频率测量的准确度主要取决于所测量的频率范围以及被测对象的特点。而测量所能达到的精度，不仅仅取决于作为标准使用的频率源的精度，也取决于所使用的测量设备和测量方法。所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔t内测得这个周期性信号的重复变化次数为n，则其频率可表示为f=n/t 。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1s）内信号发生周期变化的次数。如果我们能在给定的1s 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。 实验步骤：1.测频控制信号发生器的功能模块及仿真源程序如下：library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity testctl is port(clk:in std_logic; -1 hz测频控制时钟 tsten:out std_logic; -计数器时钟使能 clr_cnt:out std_logic; -计数器清零 load:out std_logic); -输出锁存信号end entity testctl;architecture art of testctl is signal div2clk :std_logic;beginprocess ( clk ) is beginif clkevent and clk= 1 then -1hz 时钟二分频 div2clk=not div2clk;end if ;end process;process ( clk,div2clk ) isbegin if clk= 0 and div2clk = 0 then -产生计数器清零信号 clr_cnt= 1; else clr_cnt= 0 ; end if; end process; load=not div2clk; tsten=div2clk;end architecture art;2.32位锁存器的功能模块及仿真源程序如下：library ieee; use ieee.std_logic_1164.all;entity reg32b is port(load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end entity reg32b;architecture art of reg32b is begin process ( load, din ) is beginif load event and load= 1 then dout=din; -锁存输入数据end if;end process;end architecture art;3. 十进制计数器的功能模块及仿真源程序如下：library ieee;use ieee.std_logic_1164.all; entity cnt10 is port (clk:in std_logic; -计数时钟信号 clr:in std_logic; -清零信号 ena:in std_logic; -计数使能信号 cq:out integer range 0 to 15;-4位计数结果输出 carry_out:out std_logic); -计数进位end entity cnt10; architecture art of cnt10 is signal cqi :integer range 0 to 15; begin process(clk,clr,ena)is begin if clr= 1 then cqi= 0; -计数器异步清零 elsif clkevent and clk= 1 then if ena=1 then if cqi9 then cqi=cqi+1; else cqi=0; end if; -等于9,则计数器清零 end if; end if; end process; process (cqi) is begin if cqi=9 then carry_out= 1; -进位输出 else carry_out= 0;end if; end process; cq=cqi;end architecture art;4.8位十进制数字频率计的功能仿真library ieee;use ieee.std_logic_1164.all; entity cnt10 is port (clk:in std_logic; -计数时钟信号 clr:in std_logic; -清零信号 ena:in std_logic; -计数使能信号 cq:out integer range 0 to 15;-4位计数结果输出 carry_out:out std_logic); -计数进位end entity cnt10;architecture art of cnt10 is signal cqi :integer range 0 to 15; begin process(clk,clr,ena)is begin if clr= 1 then cqi= 0; -计数器异步清零 elsif clkevent and clk= 1 then if ena=1 then if cqi9 then cqi=cqi+1; else cqi=0; end if; -等于9,则计数器清零 end if; end if; end process; process (cqi) is begin if cqi=9 then carry_out= 1; -进位输出 else carry_out= 0;end if; end process; cq=cqi;end architecture art;library ieee; use ieee.std_logic_1164.all;entity reg32b is port(load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end entity reg32b;architecture art of reg32b is beginprocess ( load, din ) isbeginif load event and load= 1 then dout=din; -锁存输入数据 end if;end process;end architecture art;library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity testctl is port(clk:in std_logic; -1 hz测频控制时钟 tsten:out std_logic; -计数器时钟使能 clr_cnt:out std_logic; -计数器清零 load:out std_logic); -输出锁存信号end entity testctl;architecture art of testctl is signal div2clk :std_logic;beginprocess ( clk ) is beginif clkevent and clk= 1 then -1 hz时钟二分频div2clk=not div2clk;end if ;end process;process ( clk,div2clk ) isbegin if clk= 0 and div2clk = 0 then -产生计数器清零信号 clr_cnt= 1; else clr_cnt= 0 ; end if; end process; load=not div2clk; tstenclk,tsten=se, clr_cnt=sc,load=sl);u1:cnt10 port map(clk=fsin,clr=sc,ena=se, cq=sd (3 downto 0),carry_out=s1); -名字关联 u2:cnt10 port map(clk=s1,clr=sc,ena=se, cq=sd (7 downto 4),carry_out=s2);u3:cnt10 port map(s2,sc,se,sd (11 downto 8 ),s3);-位置关联u4:cnt10 port map(s3,sc,se,sd (15 downto 12),s4);u5:cnt10 port map(s4,sc,se,sd (19 downto 16),s5);u6:cnt10 port map(s5,sc,se,sd (23 downto 20),s6);u7:cnt10 port map(s6,sc,se,sd (27 downto 24),s7);u8:cnt10 port map(s7,sc,se,sd (31 downto 28),s8);u9:reg32b port map(load=sl,din=sd(31 downto 0),dout=dout);end architecture art;仿真图五、实验总结这次课程设计中，我不仅复习巩固了课堂所学的理论知识，提高了对所学知识的综合应用能力，并从根本上了解了vhdl语言的一些基本用法，应用了原来不会或者不熟练的句型如if句，case句等，也学会了一些基本功能的实现方法，如分频，状态控制等等，从另外一个角度重新审视了上学期完全从硬件角度出发的电路设计，明白了软硬件之间的交互。通过这个课题，对系统框图、逻辑流程图、状态转移图的设计有了一定的了解。也懂得了系统的前期设计对于后续的编程和调试的重要性。本课题采用了自下而上的设计方法，根据系统对硬