FPGA全面介绍幻灯片

1、,三傻微谈FPGA,1,2020/10/19,目录,CONTENT,Main idea,2,2020/10/19,FPGA发展概述,1,Present by 罗海林,1.1 FPGA三国演义,1.2 FPGA结构概述,1.3 FPGA发展趋势,3,2020/10/19,FPGA发展概述,1.1 FPGA三国演义,PART 1,阿尔特拉：1983 PLD发明者,赛灵思：1984 FPGA发明者,莱迪思：1983 ISP发明者,FPGA,Wahlstrom Sven Erik于1967年提出FPGA概念,4,2020/10/19,FPGA发展概述,PART 1,1996-98把持FPGA市场,19

2、96年追赶 销售模式,第一款 FLEX 8000 FPGA 反击,先组合，后时序 多个时钟输入 细颗粒查找表结构 丰富的寄存器资源 分段路由布线结构 电路上电加载 直接集成三态门,电路规模得到空前提高 横扫千军！,1.1 FPGA三国演义,5,2020/10/19,FPGA发展概述,PART 1,行业领导者 占据市场,确定大规模FPGA思路,FLEX 10K FPGA 锁相环(PLL)抗衡 FLEX 10K FPGA 嵌入式RAM抗衡,实现三态门 粗颗粒结构 嵌入式RAM 非对称结构,集成三态门 细颗粒结构 分布式RAM 孤岛式结构,xc3000/4000,元气大伤 开始蛰伏,1.1 FPGA

3、三国演义,6,2020/10/19,FPGA发展概述,PART 1,逻 辑 规 模 存储器尺寸 时 钟 资 源 串并收发器,2002 Stratix 带嵌入式DSP,Virtex Spartan3,Stratix Cyclone3 MAX,03年全球第一款 90nm工艺 FPGA,2008 全球第一款40nm工艺,2010 全球第一款28nm工艺,2013 Intel 的 14 nm 三栅极工艺,出其不意 避其锋芒,IPhone7中加入FPGA 2016 被中资公司收购 超20位美国会议员反对,2015 被intel收购,1.1 FPGA三国演义,7,2020/10/19,FPGA发展概述,1

4、.2 FPGA结构概述,PART 1,IOB：可编程输入输出单元,CLB：可配置逻辑块,DCM：数字时钟管理模块,BRAM：嵌入式块RAM,丰富的布线资源,底层内嵌功能单元：DLL、PLL、DSP和CPU等软核,内嵌专用硬核：SERDES等,IOB,CLB,DCM,BRAM,BRAM,IOB,IOB,IOB,8,2020/10/19,FPGA发展概述,1.3 FPGA发展趋势,PART 1,2016年10月11日 首款嵌入式FPGA诞生,FPGA有可能迎来应用于人工智能（AI）的好时机,9,2020/10/19,FPGA设计思想与技巧,2,Present by 谭拢,乒乓操作、串并转换、流水线

5、操作、数据接口的同步方法,10,2020/10/19,FPGA设计思想与技巧,乒乓操作,PART 2,11,2020/10/19,输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区， 数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口 RAM(DPRAM)、单口 RAM(SPRAM)、FIFO 等。 在第1个缓冲周期，将输入的数据流缓存到“ 数据缓冲模块 1” 在第2个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块 2”，同时将“数据缓冲模块 1” 缓存的第 1 个周期数据通过“ 输入数据选择单元”的选择， 送到“ 数据流运算处理模块” 进行

6、运算处理； 在第 3 个缓冲周期通过“ 输入数据选择单元” 的再次切换，将输入的数据流缓存到“ 数据缓冲模块 1”，同时将“ 数据缓冲模块 2”缓存的第2个周期的数据通过“输入数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。如此循环。,FPGA设计思想与技巧,乒乓操作,PART 2,12,2020/10/19,经过缓冲的数据流没有时间停顿，常常应用于流水线式算法 节约缓冲区空间 低速模块处理高速数据流,FPGA设计思想与技巧,乒乓操作,PART 2,13,2020/10/19,利用乒乓操作降低数据速率,FPGA设计思想与技巧,乒乓操作,PART 2,14,2020/10/19,数据

7、流处理的常用手段 面积与速度互换原则,实现方法： 寄存器 RAM 排列顺序有规定的串并转换：case 复杂的串并转换：FSM,FPGA设计思想与技巧,串并转换,PART 2,15,2020/10/19,一种处理流程和顺序操作的思想,适用情况： 高速设计 提高工作频率 某个设计分为若干步骤，且整个数据处理是“单流向”， 没有反馈或迭代运算，前一个步骤输出是下一个步骤输入。,FPGA设计思想与技巧,流水线操作,PART 2,16,2020/10/19,流水线设计时序示意图,FPGA设计思想与技巧,流水线操作,PART 2,17,2020/10/19,注意问题： 设计时序的合理安排、前后级接口间数据

8、流速的匹配 操作步骤划分合理，统筹考虑各个操作步骤间的数据流量 前级操作时间 = 后级操作时间，直接相连 前级操作时间 后级操作时间，缓存 前级操作时间 后级操作时间，逻辑复制等操作,FPGA设计思想与技巧,流水线操作,PART 2,18,2020/10/19,FPGA设计常见的重要问题，也是设计工作不稳定的重要原因 错误的数据接口同步方法： 手工加入BUFT或非门调整数据延迟 相位差90度的时钟信号 正确的数据接口同步方法： 输入输出的延时不可测，如何完成数据同步 数据有固定格式（帧结构） 上级数据和本级时钟是异步的,FPGA设计思想与技巧,数据接口同步方法,PART 2,19,2020/1

9、0/19,输入输出的延时不可测，如何完成数据同步 建立同步机制：可以用一个同步使能，或者同步指示信号 另外数据通过RAM或FIFO存取，也可以达到数据同步的目的,FPGA设计思想与技巧,数据接口同步方法,PART 2,20,2020/10/19,数据有固定格式（帧结构） 这种情况在通信系统中非常普遍，因为很多数据是按照“帧”组织的。由于整个系统对时钟要求很高，常常专门设计一块时钟板完成高精度时钟的产生于驱动 。 两个问题：如何完成数据同步，并发现数据的“头”？ 同步指示信号，或RAM，FIFO缓存一下； 传输一个数据起始位置的指示信号，或插入同步码,FPGA设计思想与技巧,数据接口同步方法,P

10、ART 2,21,2020/10/19,上级数据和本级时钟是异步的 输入数据与本级处理时钟同频率 输入输入与本级处理时钟异步 寄存器对异步时钟域的数据进行两次采样； DPRAM，异步FIFO,FPGA设计思想与技巧,数据接口同步方法,PART 2,22,2020/10/19,FPGA设计实例,3,Present by 张亦弛,基于FPGA+DSP架构的最小系统设计,23,2020/10/19,FPGA设计实例,PART 3,FPGA：时序控制能力强 DSP：数字信号处理及算法强,能否将两者的优势互补？,24,2020/10/19,FPGA设计实例,微型惯导系统,PART 3,微型惯导系统,线加

11、速度信号,角加速度信号,温度信号,GPS信号,25,2020/10/19,FPGA设计实例,微型惯导系统,PART 3,FPGA：实现逻辑控制功能，由其处理所有的外围数据并通过事先约定的方式与DSP通信， 将数据传递给DSP供其进行解算。 DSP：主要实现控制系统启动,对FPGA采样得到的数据进行惯导解算，得到载体的方位、姿态和速度信息, 并将解算结果通过FPGA 向外传递显示。,26,2020/10/19,FPGA设计实例,系统框架,PART 3,27,2020/10/19,FPGA设计实例,电源模块,PART 3,主要用于系统供电，将外部接插件引入的12V隔离直流电源经DCDC转换成所需的数字电源,28,2020/10/19,FPGA设计实例,传感器模块,PART 3,某惯导测量芯片,29,2020/10/19,FPGA设计实例,处理器模块,PART 3,30,2020/10/19,FPGA设计实例,FPGA与DSP间通信,PART 3,双口RAM,EMIF与