1时序逻辑电路ppt课件

1、一、 基本RS触发器,约束条件： SD RD =SR=0,或非门组成的基本RS触发器,1,约束条件 ： S R =0,与非门组成的基本RS触发器,一、 基本RS触发器,2,例,t1,t2,t3,t4,t5,3,例：画出由与非门组成的基本RS触发器的输出波形 。,Q,使输出全为1,动作特点：输入信号直接加在输出门上，所以输入信号在全部作用时间里，都能直接改变两输出端的状态。,4,逻辑电路如图所示，当 A = “1” 时，基本RS触发器（ ）。 （a）置“1” （b）置“0” （c）保持原状态,逻辑电路如图所示，分析RD、SD的波形，当初始状态为“0”时，输出Q是“0”的瞬间为（ ）。 （a）t1

2、 （b）t2 （c）t3,5,二、 同步RS触发器,1、特性表、特性方程与基本RS 触发器相同。 2、受时钟CP的控制： CP=0时，输入S、R不影响输出端的状态，触发器保持原状态。 CP=1时，输出按RS触发器的特性表随输入状态的变化而改变。 3、动作特点： 在CP=1的全部时间里，S、R 的变化都将引起触发器输出端状态的变化，即输入信号多次变化，输出也多次翻转，抗干扰能力差。,6,在第二个CP=1期间，S出现一个干扰脉冲，则Q=1。,已知同步RS 触发器的CP、S、R的波形，则Q、 的波形如右图，设Q初态0。,二、 同步RS触发器,7,三、 主从RS、JK触发器,1、特性表、特性方程分别与

3、基本RS 触发器、JK触发器相同。 2、在时钟CP的控制下，触发器的翻转分两步： CP=1时，主触发器接收输入端（S、R或J、K）的信号，分别按其特性表被置成相应的状态，而从触发器保持原态。 CP=10时，从触发器按主触发器的状态翻转，即在CP的下降沿触发器输出端的状态发生变化。而在CP=0期间主触发器的状态不再改变。 3、动作特点： 在CP=1的全部时间里，输入信号 的变化都对主触发器起控制作用，所以当CP下降沿到达时从触发器的状态不仅仅由此时刻输入信号的状态决定，还必须考虑整个CP=1期间输入信号的变化过程。,8,已知主从JK 触发器的CP、J、K的波形，则Q 的波形如右图，设Q初态0。,

4、正确 波形,错误波形,三、 主从RS、JK触发器,9,四、 边沿JK、D触发器,1、符号,2、动作特点： 触发器的次态仅仅取决于CP上升沿或下降沿到达时输入端的逻辑状态，而和这之前或之后输入信号的状态无关。这个特点使触发器抗干扰能力提高。,10,（1）SD直接置位端，RD直接清零端，通常用来设置触发器开始工作时的初始状态。不论J、K、C三端状态如何，只要SD=0、RD=1，就可使输出Q=1（置位）；只要SD=1、RD=0，就可使输出Q=0（清零）。 SD和RD均为低电平有效，在逻辑符号图中加o表示。 正常工作时SD = RD=1 。,3、工作过程（以JK触发器为例）：,11,（2）正常工作时（

5、SD = RD=1），触发器受时钟C的控制。对下降沿触发的JK触发器，只有在时钟C由高电平转低电平时刻（称脉冲下降沿或后沿），才接受J、K端的输入信号，其状态由J、K决定；在时钟C的其它时刻Q保持原状态。称后沿触发。逻辑符号图中在钟控端加o表示。,与J、K状态无关,12,对上升沿触发的JK触发器，只有在时钟C由低电平转高电平时刻（称脉冲上升沿或前沿），才接受J、K端的输入信号，其状态由J、K决定；在时钟C的其它时刻Q保持原状态。称前沿触发。逻辑符号图中在钟控端没有加o。,与J、K状态无关,J、K端称驱动端，C称钟控端。,13,由（1）和（2）得下降沿触发的JK触发器状态表如下。,由C控制是否接

6、受J、K端的输入,14,（1）JK触发器的特性方程,只考虑SD = RD=1且触发脉冲来到时的工作状态。,4、特性方程,15,D触发器状态表,设置初态,由C控制是否接受D端的输入,D触发器特性方程：,（2）D触发器的特性方程,16,CP,K,J,Q,保持,翻转,例：画出JK触发器Q的输出波形 。设Q初态为0。,17,CP,D,Q,例：画出D触发器的输出波形。设Q初态为0。,18,例,电路如图，若周期性按动按钮SB，试画出JK触发器、D触发器Q端输出波形。设两触发器初态均为0。,19,例,JK触发器连接如图。已知A、B信号波形，求输出端Q的波形。设Q初态为0。,代入JK触发器特性方程，得：,20

7、,逻辑电路如图示，A=B = “1”，C脉冲来到后D触发器（ ）。 （a）具有计数功能 （ b ）保持原状态（ c ）置“0”（ d ）置“1”,逻辑电路如图示，输入为X、 Y，同它功能相同的是（ ）。 （a ）同步RS触发器 （b） JK触发器 （c）基本RS触发器 （ d） T触发器,21,例：逻辑电路图如下图所示，试分析A等于Q和A不等于Q两种情况下的 JK 触发器具有何种功能。,，A与Qn是异或关系,22,时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。,特点: 在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，

8、简称时序电路。,时序逻辑电路,内容：时序逻辑电路的分析；时序逻辑电路的设计；常用中规模组件（计数器、寄存器等）,23,一、时序逻辑电路的分析,分析时序电路（由触发器构成）的一般步骤： 从给定的逻辑图写出每个触发器的驱动方程（存储电路中每个触发器输入信号的逻辑函数式）。 把所得的驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。根据逻辑图写出电路的输出方程。 由状态方程组确定状态变化的过程。描述方法有：状态转换表或称状态转换真值表、状态转换图和时序图等。 根据状态转换情况总结电路功能。,24,输出方程,例：时序电路见下图， FF1F

9、F3为主从JK触发器、下降沿动作。分析其逻辑功能。输入端悬空时等同逻辑1。,25,3、由状态方程组确定状态变化的过程。描述方法有：状态转换表或称状态转换真值表、状态转换图和时序图等。,注意：异步时序电路中所有的触发器并非共用同一时钟，因此每次电路状态发生转换时，首先要分析各触发器是否有时钟信号。有时钟作用的触发器按状态方程计算次态，而无时钟作用的触发器则保持原状态不变。,26,（1）状态转换表,27,（1）状态转换表,这种形式的状态转换表给出了在一系列时钟信号作用下电路状态转换的顺序，比较直观。,电路对时钟信号计数，每七个时钟循环一次，所以是七进制计数器，Y端输出进位脉冲。,28,（2）状态转

10、换图,以状态转换图的形式表示电路的逻辑功能将更形象、更直观。,29,（3）时序图,在时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫做时序图。用时序图的形式来表示电路的逻辑功能，便于用实验观察的方法对电路进行检查及用于电路的计算机模拟当中。,4、根据状态转换情况总结电路功能。,是七进制计数器，Y端为进位输出。,30,由常用中规模集成件构成的时序逻辑电路（计数器电路）的分析,1、理解常用中规模集成件的时序逻辑功能，能看懂它的逻辑功能表或时序波形图或状态转换图。 2、掌握用现成的计数器产品构成任意进制计数器的方法。 3、对电路的状态转换进行分析，关键是找出电路经过多少个状态循环一次。,常

11、用计数器集成件： 十六进制加法：74LS161、CC4520 十六进制减法：CC14526 十六进制加减法：74LS191（单时钟）、74LS193（双时钟） 十进制加法：74LS160 十进制减法：CC14522 十进制加减法：74LS190（单时钟）、74LS192 （双时钟）,31,4位同步二进制加法计数器74161/74LS161，其引脚图和功能表如下。,74161/74LS161是异步置零方式，即只要 为0，触发器立即被清零，不受CP控制。而某些同步计数器如74LS162、74LS163则用同步清零方式，在 为0且要CP到达时才能将触发器置零。,32,单时钟同步十六进制加/减计数器7

12、4LS191，其引脚图和功能表如下。,74LS191是异步式置数，即只要 为0，D0D3立即被置入Q0Q3，不受CP控制。而74161则是同步式预置数，在 为0且要CP到达时才能进行预置数。C/B是进位/借位信号输出端，加计数且Q3Q2Q1Q0=1111时C/B=1，有进位输出；减计数且Q3Q2Q1Q0=0000时C/B=1，有借位输出。CPO是串行时钟输出端，当C/B=1时，在下一个CPI上升沿到达前输出一负脉冲。,33,双时钟同步十六进制加/减计数器74LS193，其引脚图和功能表如下。,74LS193的置零和预置数都是异步式的，均不受CPU或CPD的控制。 是进位信号输出端，当Q3Q2Q

13、1Q0=1111且加计数时钟CPU来到时 =0，有进位输出； 是借位信号输出端，当Q3Q2Q1Q0=0000且减计数时钟CPD来到时 =0，有借位输出。另外应注意：加到CPU和CPD上的计数脉冲在时间上应错开。,34,同步十进制加法计数器74160。 74160外部引线的配置、输入端的符号、引脚排列、功能表均与74161相同，区别仅在于74161是十六进制而74160是十进制。,同步十进制减法计数器有CC14522等。同步十进制加减计数器芯片有74LS190、 74LS168、 CC4510等，这些都是单时钟结构。 其中74LS190与同步十六进制加减计数器74LS191功能表相同、输入输出端

14、的功能及用法完全类同。74LS192、CC40192等是双时钟同步十进制加减计数器。,常用的计数器产品的型号、功能、内部结构等等均可在中国集成电路大全TTL、CMOS分册或其它手册中查到。,35,二五十进制异步计数器74LS290的引脚图及功能表如下。,用74LS290可构成两种码制的十进制计数器。外部时钟送到CP0，Q0接CP1，则Q3Q2Q1Q0输出00001001的8421BCD码；若外部时钟送给CP1，Q3接CP0，则Q0Q3Q2Q1输出00001100的5421BCD码。,36,分析：计数时钟 CP 接入CP0、Q0 接 CP1 时的计数码制。,结论：该连接方式形成 8421 码。,

15、37,分析：计数时钟 CP 接入CP1、Q3 接 CP0 时的计数码制。,结论：该连接方式形成 5421 码。,38,用现成的计数器产品构成任意进制计数器,设已有N 进制计数器，需要M 进制计数器，分 MN 和 MN两种情况讨论。,39,例1：用二五十进制计数器74LS290 接成 8421码六进制计数器。,注意：74LS290是异步清零，即只要R01=R02=1且S91、S92中有一个为0，计数器立即置0，不受CP控制。所以状态0110（即SM）出现时间极短，不能计入稳态循环。稳态循环是从00000101，刚好是8421码六进制计数器。,40,例2：用4位同步二进制加法计数器74LS163接

16、成8421码六进制计数器。,74LS163 与74161/74LS161唯一的区别在于： 74LS163用同步清零方式，在 为0且要CP到达时才能将触发器置零。而74161/74LS161是异步置零方式，即只要 为0，触发器立即被清零，不受CP控制。,41,比较：用74LS290构成8421码六进制计数器时，由于是异步置零，所以在Q3Q2Q1Q00110（SM状态）时立即清零；0110不包括在稳态计数循环中 。用74LS163构成8421码六进制计数器时，由于是同步置零，所以在Q3Q2Q1Q00101 （SM-1状态）时准备清零，待下一个CP到达时才清零；0101包括在稳态计数循环中 。,42

17、,例3：试用同步十进制计数器74160 接成同步六进制计数器。,74160兼有异步清零和预置数功能，所以置零法和置数法均可采用。这里采用置数法。置数法可在计数循环中的任一个状态下通过置入一个适当的数值而跳跃NM个状态，得到M进制计数器。,如：若选循环中Q3Q2Q1Q0=0101时使 =0，置入0000，则跳过01101001这4个状态，得六进制计数器。如红色实线所示。,如：若选计数循环中Q3Q2Q1Q0=0100时使 =0，置入1001，则跳过01011000这4个状态，也得到六进制计数器。如蓝色虚线所示。,43,由于74160的预置数是同步式的，即 =0后，还要等下一个CP信号到来时才置入数

18、据，所以用来进行译码产生 =0信号的某状态Si 将包括在稳定的状态循环中。如置入0000时的状态0101、置入1001时的状态0100。,44, MN 的情况,需用多片N进制计数器来组合。按各片之间（或称为各级之间）的连接方式可分为串行进位、并行进位、整体置零和整体置数4 种。,若M=N1N2，而N1和N2均小于等于N，则可用串行进位或并行进位方式将N1进制计数器和N2进制计数器连接起来，构成M进制计数器。,例4：用两片同步十进制计数器74160接成100进制计数器。,并行进位,低位片的进位信号作为高位片的计数使能信号，而各片共用同一个时钟信号,45,串行进位,在N1和N2不等于N时，可先将两

19、个N进制计数器分别接成N1进制计数器和N2进制计数器，然后再以并行方式或串行方式将它们连接起来。,以低位片的进位信号作为高位片的时钟,若 M 不能分解成 N1N2 ，就首先按最简单的方式将N进制计数器接成一个大于M 进制的计数器如 NN 进制，然后采用整体置零法或整体置数法构成 M 进制计数器。,46,例5：用两片同步十进制计数器 74160 接成 29 进制计数器。,用整体置数法。,47,用整体置零法。,进位信号从“28”译出，可保证持续时间为一个时钟周期。,48,例6：用两片二五十进制计数器 74LS290 接成36 进制计数器。,个位片每次计到10个数时，Q3Q2Q1Q0由1001000

20、0，其中Q3从10刚好可提供给十位片作时钟。 计数到“36”即个位片=0110、十位片=0011时，两片的R01=R02=1，使两片74LS290异步清零，返回“0”。从035循环是36进制。,49,用一片74LS290可构成十以内的任意进制计数器,五进制计数器,七进制计数器,当出现 0101（5）时，应立即使计数器清零，重新开始新一轮计数。,当出现 0111(7)时，计数器立即清零，重新开始新一轮计数。,计数器清零,50,二片74LS290可构成100以内的计数器,例：二十四进制计数器,0010(2),0100(4),十位,个位,两位十进制计数器（100进制）,51,有两个二五十进制计数器， 高电平清零,52,十位 0100(4),个位 0110(6),计数脉冲,十位,个位,两位十进制计数器（100进制）,用一片74LS390构成四十六进制计数器,53,二、同步时序逻辑电路的设计,1、逻辑抽象，得出电路的状态转换表或状态转换图 （1）分析给定的逻辑问题，确定输入变量、输出变量及电路的状态数。