时序逻辑电路

时序逻辑电路第12章触发器和时序逻辑电路12.1

集成双稳态触发器12.2

时序逻辑电路返回后一页第2页,共79页，星期六，2024年，5月返回前一页后一页本章要求1、掌握R－S、J－K、D触发器的逻辑功能、结构及触发方式。2、掌握寄存器、计数器的逻辑功能，会分析时序逻辑电路。3、学会使用本章所介绍的各种集成电路。第3页,共79页，星期六，2024年，5月电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：下面介绍集成双稳态触发器，它是构成时序电路的基本逻辑单元。前一页后一页返回第4页,共79页，星期六，2024年，5月12.1集成双稳态触发器双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。前一页后一页返回特点：1、有两个稳定状态“0”态和“1”

态；2、能根据输入信号将触发器置成“0”或“1”态；3、输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。分类（结构）：根据是否含有时钟输入端分为基本触发器和时钟触发器第5页,共79页，星期六，2024年，5月12.1.1基本R-S触发器.&G1&G2.RSQQ反馈线两输入端两互补输出端1.由“与非”门构成的基本R-S触发器正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。前一页后一页返回特性方程第6页,共79页，星期六，2024年，5月触发器输出与输入的逻辑关系(1)R=1，S=010101设触发器原态为“0”态。010翻转为“1”态前一页后一页返回.&G1&G2.RSQQ第7页,共79页，星期六，2024年，5月设原态为“1”态011100触发器保持“1”态不变

结论:不论触发器原来为何种状态，当

R=1，S=0时，

将使触发器置“1”或称为置位。S称为置位端。前一页后一页置位返回.&G1&G2.RSQQ10第8页,共79页，星期六，2024年，5月(2)R=0，S=101设原态为“1”态011100翻转为“0”态前一页后一页返回.&G1&G2.RSQQ第9页,共79页，星期六，2024年，5月01设原态为“0”态101100触发器保持“0”态不变结论:不论触发器原来为何种状态，当R=0，

S=1时，将使触发器

置“0”或称为复位。R称为复位端。前一页后一页复位返回.&G1&G2.RSQQ第10页,共79页，星期六，2024年，5月(3)R=1，S=111设原态为“1”010011保持“1”态前一页后一页返回.&G1&G2.RSQQ第11页,共79页，星期六，2024年，5月11设原态为“0”态101100触发器保持“0”态不变当R=1，

S=1时，触发器保持原来的状态，

即触发器具有保持、记忆功能。前一页后一页返回.&G1&G2.RSQQ第12页,共79页，星期六，2024年，5月(4)R=0，S=0110011当信号R=S

=0同时变为1时，由于与非门的翻转时间不可能完全相等，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。1若先翻转1111010若G2先翻转，则触发器为“0”态“0”态前一页后一页返回.&G1&G2.RSQQ第13页,共79页，星期六，2024年，5月基本R－S触发器状态表低电平有效逻辑符号R

(ResetDirect)-直接置“0”端(复位端)S

(SetDirect)-直接置“1”端(置位端)RSQ010置0101置111不变保持00同时变1后不确定功能前一页后一页返回约束条件RSQQ第14页,共79页，星期六，2024年，5月基本R-S触发器的输出状态也可应用波形图描述：RSQQ第15页,共79页，星期六，2024年，5月12.1.1基本R-S触发器.≥1G1≥1G2.SRQQ反馈线两输入端两互补输出端2.由“或非”门构成的基本R-S触发器前一页后一页返回逻辑表达式第16页,共79页，星期六，2024年，5月基本R－S触发器状态表RSQ011置1100置000不变保持11同时变0后不确定功能RSQQ逻辑符号约束条件第17页,共79页，星期六，2024年，5月12.1.2钟控触发器（同步触发器）前一页后一页返回在时钟脉冲CP控制的规定时刻按输入信号决定的状态进行翻转的触发器，称为钟控触发器，也称同步触发器。分类：R-S触发器J-K触发器D触发器T触发器逻辑功能同步式主从型维持阻塞型边沿触发型电路结构触发方式相同逻辑功能的触发器，采用不同的电路结构，便有不同的触发方式。特点：重点：逻辑功能和触发方式。第18页,共79页，星期六，2024年，5月常用术语时钟脉冲输入端CP：通常输入周期性时钟信号数据输入端（控制端）：R-S触发器的R、S端；J-K触发器的J、K端；D触发器的D端;T触发器的T端初态Qn（现态）：某个时钟脉冲作用前，触发器的状态。次态Qn+1（新状态）：某个时钟脉冲作用后，触发器的状态。第19页,共79页，星期六，2024年，5月常用术语功能真值表（状态转换表）：描述触发器在一定的输入信号作用下状态转换的表格。激励表：描述为实现一定的状态转换应有的输入信号的表格。状态图（状态转换图）：描述在时钟脉冲控制下，状态变化与输入信号之间关系的图形。特性方程：描述在时钟脉冲控制下，次态Qn+1与输入及Qn之间关系的方程

。驱动方程：触发器输入端的输入方程。描述钟控触发器逻辑功能时：第20页,共79页，星期六，2024年，5月1.同步R－S触发器基本R-S触发器导引电路&G4SR&G3CP前一页后一页时钟脉冲返回.&G1&G2.SDRDQQ第21页,共79页，星期六，2024年，5月.&G1&G2.SDRDQQ&G4SR&G3CP当CP=0时011

R，S输入状态不起作用，

触发器状态不变。被封锁被封锁11前一页后一页

SD，RD用于预置触发器的初始状态，工作过程中应处于高电平，对电路工作状态无影响。返回第22页,共79页，星期六，2024年，5月.&G1&G2.SDRDQQ&G4SR&G3CP当CP=1时1打开触发器状态由R，S输入状态决定。11前一页后一页打开触发器的翻转时刻受CP控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。返回第23页,共79页，星期六，2024年，5月.&G1&G2.SDRDQQ&G4SR&G3CP当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S输入状态决定。11前一页后一页打开返回第24页,共79页，星期六，2024年，5月.&G1&G2.SDRDQQ&G4SR&G3CP11010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”11前一页后一页返回010101001第25页,共79页，星期六，2024年，5月.&G1&G2.SDRDQQ&G4SR&G3CP111001111110若先翻若先翻Q=1Q=011(4)S=1,R=1当时钟由1变0后触发器状态不定前一页后一页返回第26页,共79页，星期六，2024年，5月钟控R－S状态表00SR01010111不定Qn+1QnSDRDQQSR

CP逻辑符号前一页后一页前跳CP高电平时触发器状态由R、S确定返回特性方程：第27页,共79页，星期六，2024年，5月例：画出钟控R－S触发器的输出波形RSCP不定不定00SR01010111不定Qn+1Qn前一页后一页QQ可控R－S状态表CP高电平时触发器状态由R、S确定01返回第28页,共79页，星期六，2024年，5月前一页后一页存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。CPQ=SQ=R克服办法：采用J－K触发器或D触发器00SR01010111不定Qn+1Qn返回第29页,共79页，星期六，2024年，5月2主从J－K触发器1.电路结构..从触发器主触发器RS

CPF从QQQ

CPF主JK反馈线互补时钟控制主、从触发器不能同时翻转1.CP

CP前一页后一页返回第30页,共79页，星期六，2024年，5月..1.CPCPRS

CPF从QQQ

CPF主JK2.工作原理0101F主打开F主状态由J、K决定，接收信号并暂存。F从封锁F从状态保持不变。01CP前一页后一页返回第31页,共79页，星期六，2024年，5月1..1.CPCPRS

CPF从QQQ

CPF主JK010状态保持不变。从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。F从打开F主封锁1CP0前一页后一页返回第32页,共79页，星期六，2024年，5月1..1.CPCPRS

CPF从QQQ

CPF主JK010CP高电平时触发器接收信号并暂存（即F主状态由J、K决定，F从状态保持不变）。要求CP高电平期间J、K的状态保持不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。CP低电平时,F主封锁J、K不起作用前一页后一页返回第33页,共79页，星期六，2024年，5月..1.CPCPRS

CPF从QQQ

CPF主JK分析J-K触发器的逻辑功能(1)J=1,K=1设触发器原态为“0”态0101111001010状态不变10翻转为“1”态状态不变主从状态一致0011前一页后一页返回第34页,共79页，星期六，2024年，5月..1.CPCPRS

CPF从QQQ

CPF主JK(1)J=1,K=1设触发器原态为“1”态010为“？”状态思考前一页后一页返回翻转为“0”状态第35页,共79页，星期六，2024年，5月..1.CPCPRS

CPF从QQQ

CPF主JK(2)J=0,K=1设触发器原态为“1”态011010010101001翻转为“0”态设触发器原态为“0”态为“？”态前一页后一页返回保持“0”态第36页,共79页，星期六，2024年，5月..1.CPCPRS

CPF从QQQ

CPF主JK(3)J=0,K=00100000保持原态保持原态保持原态前一页后一页返回第37页,共79页，星期六，2024年，5月..1.CPCPRS

CPF从QQQ

CPF主JK(4)J=1,K=0为“？”状态前一页后一页返回置为“1”状态第38页,共79页，星期六，2024年，5月3.分析J-K触发器的逻辑功能

J－K触发器状态表Qn1JKQn

Qn+1

0001101101010101010011100Qn前一页后一页返回特性方程：第39页,共79页，星期六，2024年，5月JKQn+100Qn01010111Qn

J－K触发器状态表(保持功能)

(置“0”功能)

(置“1”功能)

(翻转功能)RDSD

CPQJK逻辑符号SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。CP下降沿触发翻转向前跳前一页后一页返回第40页,共79页，星期六，2024年，5月例：J－K触发器工作波形下降沿触发翻转前一页后一页返回CPJKQ第41页,共79页，星期六，2024年，5月3边沿触发器D触发器状态表DQn+1

0101

CP上升沿前接收信号，上升沿时触发器翻转，上升沿后输入D不再起作用，触发器状态保持。RDDCPSDQQ逻辑符号上升沿触发翻转前一页后一页返回1）维持阻塞D触发器特性方程：第42页,共79页，星期六，2024年，5月例：D触发器工作波形图CPDQ上升沿触发翻转前一页后一页返回第43页,共79页，星期六，2024年，5月2）利用传输延迟的触发器利用电路内部传输速度差克服空翻毛病，多采用时钟下降沿触发方式。下降沿触发翻转逻辑符号RDDCPSDQQ第44页,共79页，星期六，2024年，5月触发器的分类J-K同步主从边沿触发器基本触发器（无时钟脉冲）时钟触发器（有时钟脉冲）与非门构成——输入负脉冲或非门构成——输入正脉冲R-SD高电平触发TJ-KR-SD主从触发T维持阻塞传输延迟J-KR-SDT上升沿触发J-KR-SDT下降沿触发第45页,共79页，星期六，2024年，5月功能、特性方程对比00Qn01010111不定

00

11钟控触发器信号端真值表SRQn+1JKQn+1

DQn+1

TQn+1R-S触发器J-K触发器D触发器T触发器特性方程(次态方程)00Qn01010111Qn

0Qn

1Qn第46页,共79页，星期六，2024年，5月12.2

时序逻辑电路前一页后一页返回电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。第47页,共79页，星期六，2024年，5月

1、观察电路图，写出

（1）输出方程

（2）驱动方程

4．根据电路的状态表或状态图说明电路的逻辑功能。2、写出触发器的状态方程：将驱动方程代入相应触发器的特性方程，求其次态方程。

3、列出状态表，画出状态图或时序图。同步时序逻辑电路的分析方法12.2.1同步时序逻辑电路第48页,共79页，星期六，2024年，5月例：试分析图示的时序逻辑电路。解：（1）分析电路图：同步时序逻辑电路（2）写出方程：驱动方程：

第49页,共79页，星期六，2024年，5月特性方程:（3）画状态表及状态图

第50页,共79页，星期六，2024年，5月000010010第51页,共79页，星期六，2024年，5月由状态转移图可见，该电路是一个具有自启动功能的五进制加法计数器。（5）画时序图（6）逻辑功能分析：第52页,共79页，星期六，2024年，5月12.2.2寄存器寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n位二进制时，要n个触发器。按功能分数码寄存器移位寄存器前一页后一页返回第53页,共79页，星期六，2024年，5月12.2.2.1数码寄存器仅有寄存数码的功能。.DQF0..DQF1..DQF2.DQF3RDRDRDRDD0D1D2D3Q0Q1Q2Q3清零寄存指令11011101通常由D触发器或R-S触发器组成0000寄存数码前一页后一页返回第54页,共79页，星期六，2024年，5月12.2.2.2移位寄存器不仅能寄存数码，还有移位的功能。所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器前一页后一页返回第55页,共79页，星期六，2024年，5月寄存数码从高位向低位依次输入1.单向移位寄存器清零D1移位脉冲2341011数据依次向左移动，称左移寄存器，输入方式为串行输入。QDRDQDRDQDRDQDRDQQQQQ3Q1Q2Q00000000100101011010110111011前一页后一页返回第56页,共79页，星期六，2024年，5月11105移位脉冲678D1011010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式前一页后一页返回QDRDQDRDQDRDQDRDQQQQQ3Q1Q2Q0第57页,共79页，星期六，2024年，5月左移寄存器波形图12345678C1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出前一页后一页返回第58页,共79页，星期六，2024年，5月2.双向移位寄存器：既能左移也能右移。DQ2DQ1DQ0>1&11>1&>1&.RDCS左移输入待输数据由低位至高位依次输入待输数据由高位至低位依次输入动画101右移输入移位控制端000010000&&&&&&前一页后一页返回第59页,共79页，星期六，2024年，5月UCCQ0Q1Q2Q3S1S0

C16151413121110913456782D0D1D2D3DSRDSL

RDGND74LS194右移串行输入左移串行输入并行输入前一页后一页返回第60页,共79页，星期六，2024年，5月0111100011011直接清零(异步)保持右移(从Q0向右移动)左移(从Q3向左移动)并行输入

RD

CS1S0功能

74LS194功能表UCCQ0Q1Q2Q3S1S0

C16151413121110913456782D0D1D2D3DSRDSL

RDGND74LS194前一页后一页返回第61页,共79页，星期六，2024年，5月12.2.3计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器

(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)前一页后一页返回第62页,共79页，星期六，2024年，5月12.2.3.1二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制加法计数器异步计数器：计数脉冲CP不是同时加到各位触发器。前一页后一页返回第63页,共79页，星期六，2024年，5月4个下降沿触发的JK触发器组成。当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次。第64页,共79页，星期六，2024年，5月工作原理：

用“观察法”作出该电路的时序波形图和状态图。每来一个CP时，FF0翻转一次；每当Q0，FF1翻转一次；每当Q1，FF2翻转一次；每当Q2

，FF3翻转一次。第65页,共79页，星期六，2024年，5月由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。第66页,共79页，星期六，2024年，5月2.同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。前一页后一页返回第67页,共79页，星期六，2024年，5月1分析