SpartanⅡ和SpartanⅡE系列产品课件

Spartan-Ⅱ和Spartan-ⅡE系列產品

1.主要技術特性Spartan-Ⅱ和Spartan-ⅡE系列產品主要技術特性如表2.1.1和表2.1.2所示。表2.1.1Spartan-Ⅱ系列產品主要技術特性表2.1.2Spartan-ⅡE系列產品主要技術特性

注：1.用戶I/O數不包括4個全局時鐘（globalclock）/用戶輸入引腳端。Spartan-Ⅱ和Spartan-ⅡE系列產品同一型號的有用的用戶I/O介面，根據不同的封裝形式具有不同的數量，例如：Spartan-Ⅱ系列中的XC2S200採用不同的封裝PQ208、FG256、FG456，引腳端數分別為140、176、284。2.器件結構Spartan-Ⅱ和Spartan-ⅡE系列產品內部結構如圖2.1.1所示，主要由可配置邏輯模組（CLB，ConfigurableLogicBlock）、輸入輸出介面模組（IOB，Input／OutputBlock）、BlockRAM和數字延遲鎖相環（DLL，Delay-LockedLoop）組成。其中，CLB模組用於實現FPGA的大部分邏輯功能，IOB模組用於提供封裝管腳與內部邏輯之間的介面，BlockRAM用於實現FPGA內部數據的隨機存取，DLL用於FPGA內部的時鐘控制和管理。圖2.1.2Spartan-Ⅱ和Spartan-ⅡE系列產品內部結構3.CLB（ConfigurableLogicBlock,

可配置邏輯模組）在Spartan-Ⅱ和Spartan-ⅡE系列產品中，邏輯單元（LC，LogicCell）是CLB模組的基本結構。l個LC包括1個4輸入的函數發生器、進位控制邏輯和存儲邏輯。在LC中，每個4輸入函數發生器可以用於實現1個4輸入查找表（LUT，LookUpTable）、16×1bit同步RAM或16×1bit移位寄存器；存儲邏輯可配置為D觸發器或鎖存器；進位控制邏輯與CLB模組中的運算邏輯相配合，可以在二個LC中實現1個1位全加器。在LC中，每個函數發生器的輸出既可以驅動CLB模組的輸出，也可以作為D觸發器的輸入。在Spartan-Ⅱ和Spartan-ⅡE系列產品中，每個CLB模組含有兩個切片（Slice）,每個Slice包括兩個LC。Slice的內部結構如圖2.1.3所示，圖中：Look-UpTable（LUT，查找表），CarryandControlLogic（CCL，進位控制邏輯）。除了4個基本的LC外，在CLB模組中還包括附加邏輯和運算邏輯。CLB模組中的附加邏輯可以將2個或4個函數發生器組合起來，用於實現更多輸入的函數發生器。圖2.1.3Spartan-Ⅱ和Spartan-ⅡE切片（Slice）結構

4.IOB（Input／OutputBlock，

輸入輸出介面模組）Spartan-Ⅱ和Spartan-ⅡE的IOB內部結構如圖2.1.4所示，IOB內部包含有：可編程延遲（ProgrammableDelay）、可編程輸出緩衝器（ProgrammableOutputBuffer）、可編程輸入緩衝器（ProgrammableInputBufferProgrammable）、偏置和ESD網路（Bias&ESDNetwork）、內部基準（InternalReference）、到下一個I/O的連接（ToNextI/O）、到另一個BankVREF輸入端的連接（ToOtherExternalVREFInputsofBank），I/O等輸入輸出直接連接到封裝引腳端（PackagePin）。IOB模組提供FPGA內部邏輯與外部封裝管腳之間的介面。在IOB模組中，三個內部寄存器共用一個時鐘信號（CLK）和置位／複位信號（SR），具有獨立的使能信號OCE、TCE和ICE，可以實現D觸發器和鎖存器功能。IOB模組的外部信號輸入路徑上有一個緩衝器，用於控制外部輸入信號是否直接進入FPGA內部。如果外部輸入信號不直接進入FPGA內部，將通過IOB模組中的內部寄存器輸入到FPGA內部。通過配置IOB模組的輸入緩衝器，可以支持Spartan-Ⅱ和Spartan-ⅡE系列產品的所有輸入介面信號標準。大多數情況下，輸出信號的高電平取決於介面電壓Vcco。圖2.1.4Spartan-Ⅱ和Spartan-ⅡE的IOB內部結構如圖2.1.5所示，Spartan-Ⅱ和Spartan-ⅡE系列產品的I／O管腳分佈在8個Bank中，同一個Bank的Vcco電壓必須保持一致，不同Bank的Vcco電壓允許不同。注意：在TQ144和PQ208封裝中，所有Bank的Vcco電壓必須保持一致。

Vcco電壓相同是輸出介面標準相容的基本條件。同一Bank中的I／O介面標準應保持相容，不同Bank間的I／O介面標準可以不要求相容。Spartan-Ⅱ可以相容的輸出介面標準如表2.1.3所示。Spartan-ⅡE可以相容的輸出介面標準如表2.1.4所示。圖2.1.5Spartan-Ⅱ和Spartan-ⅡE

I／O管腳的Bank結構表2.1.3Spartan-Ⅱ可以相容的輸出介面標準表2.1.4Spartan-ⅡE可以相容的輸出介面標準5.BlockRAM在Spartan-Ⅱ和Spartan-ⅡE系列產品中，不同型號的產品BlockRAM數量不同。BlookRAM單位容量為4Kbit，如圖2.1.6所示，Spartan-Ⅱ和Spartan-ⅡE內部的BlockRAM是一個完全同步的雙端口RAM，端口的數據寬度可獨立配置。通過級聯多個BlockRAM可以實現FPGA內部的大容量數據存儲。BlockRAM端口縱橫比如表2.1.5所示。圖2.1.6BlookRAM示意圖表2.1.5BlockRAM端口縱橫比DLL（DelayLockedLoop，

數字延遲鎖相環）在Spartan-Ⅱ和Spartan-ⅡE系列產品中，Xilinx公司一直採用數字延遲鎖相環技術進行FPGA內部的時鐘控制。通過使用FPGA內部的DLL，可以消除時鐘相位偏移、變換時鐘頻率（倍頻或分頻）和調整時鐘輸出相位。如圖2.1.7所示，DLL主要由可變延遲線和控制邏輯構成。時鐘分配網路把時鐘信號送到目標內部寄存器的時鐘端口和時鐘回饋管腳CLKFB。控制邏輯抽樣輸入時鐘和輸出回饋時鐘信號，並根據比較結果調整可變延遲線。通過在輸入時鐘和回饋時鐘之間插入時延脈衝，DLL電路可以使輸入時鐘和輸出時鐘的上升沿對齊。當輸入時鐘脈衝上升沿和回饋時鐘脈衝上升沿對齊後，時鐘延遲鎖相環將被鎖定，從而達到控制時鐘相位偏移的作用。與PLL（PhaseLockedLoop）鎖相技術相比，DLL具有鎖相性能穩定、相位偏移不累加等優點。每個全局時鐘緩衝器都與數字延遲鎖相環（DLL）相連，每個DLL可以驅動兩個全局時鐘網路。通過監控輸入時鐘信號和分佈時鐘信號，DLL可以自動調整並消除輸入時鐘信號與FPGA內部分佈時鐘信號之間的相位偏移，從而保證到達內部觸發器的