《微机原理及单片机应用技术》课件第4章 存储器及其接口

14.14.24.3存储器概述常用的存储器芯片存储器与CPU的接口第四章存储器及其接口24.1存储器概述

存储器是计算机系统中的记忆功能部件，是用来存放程序和数据的硬件装置34.1.1存储器的类型按工作时与CPU联系密切程度分为：

主存（内存）→直接和CPU交换信息,且按存储单元读/写数据,速度快.

辅存（外存）→不能直接和CPU交换信息，作主存的外援,存放暂时不执行的程序和数据,它只是在需要时与主存进行批量数据交换,容量大,速度慢

按存储单元材料分为：

半导体存储器→常作主存磁存储器→磁带,磁盘光存储器→光盘4按存储器读写工作方式分为：

随机存储器(RAM)→任何存储单元都能随时读写只读存储器(ROM)→联机工作时只能读出不能写入

按存储器读写数据的方式分为：

并行存储器串行存储器5双极型RAM→主要用在高速微机中.

静态RAM→不需刷新;功耗大;MOS型RAM适于容量较小的存储系统

动态RAM→需刷新;集成度高;功耗低;价格低

适于构成大容量的存储器系统非易失性静态随机存储器NVRAM(non-volatileRAM)1

随机读写存储器RAM6掩模ROM→内容由厂家在生产过程中按用户要求写入，用户不可更改

可编程ROM（PROM）→内容由用户自行写入，写入后不可更改可擦除PROM（EPROM）→能长期保存信息，断电后

不丢失，包括紫外线擦除和电擦除PROM（EEPROM）闪速存储器(FlashMemory)：大存储量、非易失性、低价格、快速擦除2

只读存储器ROM7半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）闪烁存储器FLASHROM（EEPROM）84.1.2存储器的性能指标

存储器的性能指标

存储容量、存取速度、可靠性、功耗、集成度、性能价格比存储容量→用其存储的二进制位信息量描述，表示为：容量=字数×字长.

微机中均以字节编址，常表示为：容量=字数×8

如，486主存8MB=8M*8

9存取速度是指从CPU给出有效的存储器地址到存储器输入或输出有效数据所需要的时间对存储器的要求是容量大、集成度高、速度快、可靠性高、成本低；但在一个存储器中难以全部达到.目前在计算机系统中，采用分级结构10存储系统的多层次分级结构是指把各种不同存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中。CPUCACHE主存（内存）辅存（外存）4.1.2存储器的分级结构11存储系统的多层次结构12高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／存储器三个主要特性的关系存储器的层次结构CPUCPU主机13主存和高速缓存之间的关系Cache引入:为解决cpu和主存之间的速度差距,提高整机的运算速度,在cpu和主存之间插入的由高速电子器件组成的容量不大,但速度很高的存储器作为缓冲区。Cache特点存取速度最快，容量小，存储控制和管理由硬件实现。Cache工作原理——程序访问的局部性在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。（指令分布的连续性和循环程序及子程序的多次执行）这种对局部的存储器地址频繁访问，而对此范围以外的地址范围甚少的现象就成为程序访问的局部性。数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。14主存与辅存之间的关系主存:(半导体材料组成)优:速度较快缺:容量居中,单位成本高,价格居中。辅存:(光盘,磁盘)优:容量大,信息长久保存,单位成本低.缺:存取速度慢CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存辅存只与主存进行数据交换15缓存CPU主存辅存缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）16存储器的分级结构

目前采用较多的是3级存储器结构,即高速缓冲存储器（Cache）、内存和辅存.CPU能直接访问高速缓存和内存,不能直接访问辅存,辅存中的信息必须先调入内存才能由CPU进行处理

17

存储器的分级结构

高速缓存CACHE又称快存，由SRAM构成，用来临时存放指令和数据，速度快，容量小

内存存放运行期间的大量程序和数据，多由MOS动态随机存储器(DRAM)组成

辅存一般由磁表面存储器构成，用来存放系统程序、大型文件及数据库等三种存储器构成3级存储管理，各级职能和要求不同.快存追求速度，以和CPU速度匹配；辅存追求容量大；主存介于两者之间，对容量，速度都有一定要求18选择存储器件的考虑因素（1）易失性（2）只读性（3）位容量（4）功耗（5）速度（6）价格（7）可靠性195.15.3存储器概述常用的存储器芯片存储器与CPU的接口第五章半导体存储器5.2204.2常用的存储器芯片4.2.1半导体存储器芯片的结构存储器芯片的结构示意图

21掩模ROM→内容由厂家在生产过程中按用户要求写入，用户不可更改

可编程ROM（PROM）→内容由用户自行写入，写入后不可更改紫外线擦除PROM（EPROM）→使用前内容可由用户更改，工作过程中只能读不能再写电擦除PROM（EEPROM）→可随时进行读/写，能长保存信息，断电后不丢失4.2.2

只读存储器ROM22掩模式ROM示意图23可编程ROM(PROM)*特征：用户可一次性修改信息(电写入)；*存储元状态：用二极管/熔丝的通/断表示“1”/“0”；*数据写入：字线X加电压，若写0—VD=V地→熔丝熔断，

若写1—VD=V中→熔丝不断；*数据读出：字线X加电压、VD=V中，用检测VD变化的方法可得数据。VCC字线X位线DVCC字线X位线DVDVD24可擦除可编程ROM(EPROM)*特征：用户可多次修改信息(电写入、光擦除)；*存储元状态：用浮置雪崩注入MOS管/叠栅注入MOS管的浮置栅是否带负电荷表示“1”/“0”(以叠栅注入MOS管为例)；*写数据“1”(写入)：

如右图，脉冲宽度约50ms；*数据读出：如右图，读出周期us级。*写数据“0”(擦除)：用紫外线照射10～20分钟(浮置栅上电子获得光子能量→电子穿过SiO2层与基体电荷中和)→整个芯片一起擦除；

字线X位线D(b)读出状态(a)写1状态0V

字线X位线D+25V+25VDSP基体N源极S漏极D控制栅GCSiO2N浮置栅GfP基体N源极S漏极D控制栅GCSiO2N+++++-----GC25电可擦除可编程ROM(E2PROM)*特征：用户可多次修改信息(电写入、电擦除)；*存储元状态：用浮栅隧道氧化层MOS管的浮置栅是否带负电荷表示“1”/“0”；*写数据/数据读出：

如下图，写脉冲宽度约10ms，读出周期us级；

擦除精度可为块(一般同一行存储元的GC互连)；因擦/写时间较长、电压较高，故常用做ROM(只读出)。字选线X位线DGC+3V+5V(c)读出状态字选线X位线DGC+20V+20V(a)写1(写入)状态+0V字选线X位线DGC+20V+20V(b)写0(擦除)状态+0VN

基体PSDGCSiO2PDSGC26快擦写存储器(FLASH)

*特征：用户可多次修改信息(电写入、电擦除)；*存储元状态与结构：与EPROM类似，氧化层更薄(擦除快)；*数据写入：写入“1”—与EPROM相同，脉冲宽度约10us，

写入“0”—与E2PROM相同，脉冲宽度约100us；

擦除精度只能为块(一般同一行存储元的GC互连)。(a)写1(写入)状态字线X位线D+6V+12V0V(b)写0(擦除)状态字线X位线D0V+0V+12V(c)读出状态字线X位线D+5V0VDSP基体NSDGCSiO2NGC27EPROM

常用EPROM以1片2716(2K×8)为最基本容量.如：2732→4K×8，2764→8K×8，27128→16K×8，27256→32K×8右图为2716等只读存储器芯片的引线排列：2典型ROM芯片282.EEPROM

常用芯片有2816(2K×8)、2817(2K×8)和2864(8K×8).2816和2864的引线排列与同容量的6116和6264兼容，2817和2864A的引线排列如图所示：

29CE→芯片允许信号

WE→写允许信号

OE→输出允许信号

RDY/BUSY→擦写状态信号线.擦除和写入时，置为高电平；写入完成，置为低电平2816、2817和2864的主要性能指标：读取时间250ns、写入时间10ns(2816为15ns)、字节擦除时间10ns（2816为15ns）、读操作电压5V、擦写操作电压5V、操作电流110mA2.EEPROM

302817和2864A的引线排列如图所示：31闪速存储器

闪速存储器与一般EEPROM不同之处在于，闪速存储器芯片为整体电擦除并需要为其提供12V编程电压.但它的擦除和编程速度高、集成度高、可靠性高、功耗低、价格低，其整体性能优于一般EEPROM32双极型RAM→主要用在高速微机中.

静态RAM→不需刷新;功耗大;MOS型RAM用于容量较小的存储系统

动态RAM→需刷新;集成度高;功耗低;

适于大容量的存储器系统4.2.3随机读写存储器RAM33静态RAM的六管基本存储单元集成度低，但速度快，价格高，常用做Cache。T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。34双极型晶体管存储元35如：6116芯片（存储容量2KB）的引线和功能如下

2K×8=2048×8=16384个存储元件，用11根地址线对其进行地址译码，以便对2K个单元进行选择，选中的8个存储元件的二进制信息同时输入/输出，数据的方向由CE，WE，OE一起控制1.静态RAM

常用的静态RAM（SRAM）芯片有：

6116、6264、62128、6225636如：6264芯片的引线和功能如下A12～A0地址输入D7～D0数据输入输出

CE1片选1CE2片选2WE写允许

OE输出允许37单管MOS式动态存储元数据线D行选择线XT1CDCS写入—①所写数据加到D上，②打开T1→对CS充电或放电；保持—断开T1→无放电回路→信息存储在CS中(会缓慢泄漏)；读出—①在D上加正脉冲→对CD预充电，

②打开T1→D上电位将变化(CS与CD上电位不等)→放大变化可得到信息→CS得到充电(破坏性读)，

③用读出数据立即对CS重新写入(称为再生)；刷新—步骤与读操作完全相同。*单管MOS式特点：

MOS管数—只需一个；→现代DRAM均采用单管MOS式！

数据线--只有一根；

读操作--读后需立即再生信息(延迟略大)；刷新—均需定时(如2ms~3.3ms内)对各存储元刷新。38写入—①所写数据加到WD上；

②打开T3→对CS充电或放电；保持—断开T3→无放电回路→CS可信息保存(会缓慢泄漏)；需定时刷新CS中信息←┘读出—①在Φ上加正脉冲→对CD预充电；②打开T2→读RD上电压[T1导通为1](非破坏性读)；刷新—先读出数据、再写入所读数据。写数据线WD读选择线T4ΦED读数据线RD预充电CD&&行选择线T3T2CST1写选择线写读3管MOS式动态存储元39动态RAM和内存条(1)动态RAM常用芯片有64K×1、64K×4、1M×1、1M×4等。2164A芯片的引线和功能如下图所示。4个128×128的存储矩阵、128选1行译码器、128选1列译码器、行地址锁存器、列地址锁存器、“4选1”I/O控制门和多路开关402164A存储矩阵示意图

41(2)内存条内存条是一块焊接了多片存储器并带接口引脚的小型印刷电路板，将其插入主板上的存储器插槽中即可。SIMM(singlein-linememorymodules)是一种8位数据宽，带32条单边引线或32位数据宽度带72条引线的内存条。DIMM(dualin-linememorymodules)是一种64位数据宽度带168条引线的内存条，Pentium系列微机主板上只要插上一条即可工作。DIMM内存条由8片8位数据宽度的同型号IC芯片组成，有的则由9片组成，增加的1片作校验位用。有的DIMM内存条的边角上还附有一块小芯片，这是一片串行接口的EEPROM，称为串行在片检测(serialpresencedetect)。42非易失性随机存储器NVRAM(nonvolatileRAM)非易失性随机存储器NVRAM是一种断电后信息不丢失的RAM。目前NVRAM主要有两种形式：电池式NVRAM和形影式NVRAM。电池式NVRAM由静态随机存储器SRAM、备用电池和切换电路组成。备用电池在外接电源断开或下降至3V时自动接入电路继续供电，以免信息丢失。电池式NVRAM芯片的引线排列与SRAM芯片兼容。形影式NVRAM由SRAM和EEPROM组成。SRAM和EEPROM的存储容量相同，且逐位一一对应。EEPROM中的信息必须调出后存放到SRAM中（有些芯片上电后自动电池）才能与CPU交换信息。在正常运行时对形影式NVRAM的读或写操作只与SRAM交换信息。SRAM中的信息也可以存入EEPROM中，但在外接电源断开或发生故障时，它可以立即把SRAM中的信息保存到EEPROM中，使信息得到自动保护。43在CPU对存储器进行读/写操作时，首先要由地址总线给出地址，然后要发出相应的读/写控制信号，最后才能在数据总线上进行信息交换.所以，存储器和CPU的连接，有三个部分：（1）地址线的连接；（2）数据线的连接；（3）控制线的连接。4.3存储器与CPU的接口44计算机应用系统的存储器通常由多片存储器芯片组成.芯片内部的存储单元由片内的译码电路对芯片的地址线输入的地址进行译码来选择，称之为字选.字选只要从地址总线的最低位A0开始，把它们与存储器芯片的地址线依次相连即可完成.而存储器芯片则由地址总线中剩余的高位线来选择，这就是片选

4.3.1存储器芯片与地址总线的连接

45地址线数与存储单元数间的关系为：

存储单元=2x（x为地址线数）如下表所列地址线数1234…8910111213141516单元数24816…2565121K2K4K8K16K32K64K4.3.1存储器芯片与地址总线的连接

46存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”47片内译码A9～A0存储芯片000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范围（16进制）A9～A048存储芯片片选端的连接存储系统常需利用多个存储芯片扩充容量也就是扩充了存储器地址范围进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现这种扩充简称为“地址扩充”或“字扩充”4949存储芯片的字扩展用8K×8bit的芯片扩展实现64KB存储器D0~D7CS3-8译码器Y0Y1Y7………A13

A14

A15

进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线。

A0~A12R/W64K*8A0~A15D0~D7R/WCS等效为50用1024×1位存储器芯片组成的1KRAM

1024=210，故芯片上地址线为10条数据线为1条，每一单元相应于一位，故只要把它们分别接到数据总线上的相应位即可1K静态RAM的数据线和地址线的连接

51地址扩充（字扩充）片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器00000000010000000000

进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线。

52片选端常有效A19～A15 A14～A0

全0～全1D7～D027256EPROMA14～A0CE令芯片（组）的片选端常有效不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”53地址重复一个存储单元具有多个存储地址的现象原因：有些高位地址线没有用、可任意使用地址,出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H～07FFFH选取的原则：高位地址全为0的地址高位地址译码才更好54译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程常用的2:4译码器74LS139常用的3:8译码器74LS138常用的4:16译码器74LS15455译码器74LS13856G1CBAY7～Y0有效输出00100011111110Y000100111111101Y100101011111011Y200101111110111Y300110011101111Y400110111011111Y500111010111111Y600111101111111Y7其他值×××11111111无效74LS138的真值57

全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多58全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M591C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A1360部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费61部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y362A19～

A15A14～

A12A11～A0一个可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH63线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用64线选译码示例A14A12～A0A13(1)2764(2)2764

CECE65线选译码示例A19～

A15A14A13A12～A0一个可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH注意：

A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用66用256×4位存储器芯片组成的1KRAM

每片256×4芯片上有8条地址线,４条数据线.两片组成一页,将数据扩展为8位.地址总线上的A0～A7直接与每片的地址输入端相连,实现页内寻址;A8和A9经过译码,实现页的寻址1K静态RAM的数据线和地址线的连接

674.3.2存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”681位、4位和8位的存储器芯片，其数据线分别为1根、2根和8根，在与8088CPU总线的8根数据线相连时，采用并联方式：

1位的存储器芯片，用8片，将每片的数据线依次与数据总线的8根数据线相连，8片的地址相同

4位的存储器芯片，用2片，将每片的4根数据线分别与数据总线的高4位和低4位相连，2片的地址相同

8位的存储器芯片，则将它的8根数据线分别与8根数据线相连69位扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

70存储芯片的位扩展：D0D7…用64K×1bit的芯片扩展实现64KB存储器进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

A0~A15R/WCS等效为64K*8A0~A15D0~D7R/WCS存储器容量的扩展71用1024×1位存储器芯片组成的1KRAM

1024=210，故芯片上地址线为10条数据线为1条，每一单元相应于一位，故只要把它们分别接到数据总线上的相应位即可例1K静态RAM的数据线和地址线的连接

72ROM→将芯片的输出允许线OE直接与8088的存储器读信号MEMR相连RAM→将各芯片的输出允许线OE（或RD）并联后与CPU总线的MEMR相连;写允许线WE（或WR）并联后与MEMW相连4.3.3存储器芯片与控制总线的连接

73例1K静态RAM的数据线和地址线的连接

1K位存储器芯片，有1024×1位、256×4位和128×8位等不同结构.因此与8088的8位数据总线相连时，字向采用地址串联，位向采用位并联来满足存储器需要的容量和位数.如要组成1K×8位的存储器，可以采用1024×1位的存储器芯片，也可采用256×4位的存储器芯片

4.3.4连接举例

74例1K静态RAM的数据线和地址线的连接

1K位存储器芯片，有1024×1位、256×4位和128×8位等不同结构.因此与8088的8位数据总线相连时，字向采用地址串联，位向采用位并联来满足存储器需要的容量和位数.如要组成1K×8位的存储器，可以采用1024×1位的存储器芯片，也可采用256×4位的存储器芯片

75用1024×1位存储器芯片组成的1KRAM

1024=210，故芯片上地址线为10条数据线为1条，每一单元相应于一位，故只要把它们分别接到数据总线上的相应位即可例1K静态RAM的数据线和地址线的连接

76用256×4位存储器芯片组成的1KRAM

每片256×4芯片上有8条地址线,４条数据线.两片组成一页,将数据扩展为8位.地址总线上的A0～A7直接与每片的地址输入端相连,实现页内寻址;A8和A9经过译码,实现页的寻址例1K静态RAM的数据线和地址线的连接

77例8KEPROM和4K静态RAM的连接

通常,ROM和RAM的地址要一起考虑.用EPROM2732和静态RAM6116组成8KROM和4KRAM的连接图如下：788KEPROM和4KRAM按小容量芯片连接如图：

例8KEPROM和4K静态RAM的连接

798KEPROM和4KRAM的线选连接如图：

例8KEPROM和4K静态RAM的连接

80CPU复位后IP(PC)为0的线选连接如图：

例8KEPROM和4K静态RAM的连接

818086的16位存储器接口数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位BANK1奇数地址BANK0偶数地址D15-D0D7-D0D15-D8A19-A0译码器控制信号体选信号和读写控制如何产生？如何连接？828086的16位存储器接口两种译码方法独立的存储体译码器每个存储体用一个译码器；缺点：电路复杂，使用器件多。独立的存储体写选通译码器共用，但为每个存储体产生独立的写控制信号电路简单，节省器件。831）独立的存储体译码器D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS#Y0#Y7#Y0#Y7#CBAA19A18A17CBAA19A18A17CS#G1G2A#G2B#G1G2A#G2B#OE#WE#OE#WE#MEMR#MEMW#BHE#A0VccVcc注意这些信号线的连接方法MEMW#信号同时有效，但只有一个存储体被选中读16位数据时每个体被选中几次？842）独立的存储体写选通D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB×8片64KB×8片CS#Y0#Y7#CBAA19A18A17CS#G1G2A#G2B#OE#WE#OE#WE#MEMR#BHE#A0VccGNDMEMW#≥1≥1每个存储体用不同的写控制信号读16位数据时每个体被选中几次？858086读写16位数据的特点：读16位数据时会读两次，每次8位。读高字节时BHE=0，A0=1；读低字节时BHE=1，A0=0每次只使用数据线的一半：D15-D8或D7-D0写16位数据时一次写入。BHE和A0同时为0同时使用全部数据线D15～D086CPU与存储器典型连接1.设计地址译码电路步骤：（1）确定(扩展)地址线数（2）确定地址分配（3）画地址分配图和位图（4）画出地址译码电路图并连接

实用中，应尽可能选择大容量片，以简化电路和减少板卡面积。87用1024×1位的芯片组成1KRAM的方框图88用256×4位的芯片组成1KRAM的方框图894KBRAM的连接（1）计算出所需的芯片数（2）构成数据总线所需的位数和系统所需的容量（3）控制线，数据线，地址线的连接：有线选方式、局部译码选择方式和全局译码选择方式之分。90线选方式地址分布A15A14A13A12A11A10地址分布001110第一组：3800H~3BFFH001101第二组：3400H~07FFH001011第三组：2C00H~2FFFH000111第四组：1C00H~1FFFH91

用2114芯片组成4KRAM线选控制译码结构图92用2114芯片组成4KRAM局部译码结构图93用2114芯片组成4KRAM全局译码结构图94例：用EPROM2716（2K*8）为某8位CPU

设计一个16KB的ROM存储器.(1)确定芯片组数:

每片2716存储容量为2KB,16KB需要8片(2)片内译码:(3)8个片选信号的译码:用74LS138(4)CPU的总线与存储器的连接数据线8条片上11条地址线直接与CPU的低位地址线连接控制线:读RD,M95D0~D7A10~A0CEOED0~D7A10~A0CEOED0~D7A10~A0CEOE。。。。。。74LS1388088CPU