嵌入式复习题

简答题什么是嵌入式系统？嵌入式系统的特点是什么？答：以应用为中心，以计算机技术为基础，软硬件可裁剪，适应应用系统对功能，可靠性，成本，体积，功耗严格要求的专用计算机系统特点：与应用密切相关，实时性，复杂的算法，制造成本，功耗，开发和调试，可靠性，体积简要说明嵌入式系统的硬件组成和软件组成。答:硬件组成：微处理器，存储器，输入设备和输出设备。软件组成：操作系统，文件系统，图形用户接口，网络系统，通用组建模块。S3C2410A的AHB总线上连接了那些控制器？APB总线上连接了那些部件？AHB：LCD控制器，LCDDMA，总线控制器，USB主控制器，中断控制器，ExtMaster，电源管理，Nandflash控制器，储存器控制器。APB：通用异步收发器，内部集成电路总线（IIC），USB设备控制器，集成电路内部声音总线（IIS），MMC/SD/SDIO主控制器，通用I/O端口（GPIO），看门狗定时器（WDT），定时时钟（RTC），总线控制器，A/D转换器，串行外设接口，定时器/脉宽调制。ARM体系结构支持几种类型的异常，并说明其异常处理模式和优先级状态？答，支持7种类型的异常异常处理过程：（进入异常）PC→LR，CPRS→SPSR，设置CPSR的运行模式位，跳转到相应的异常处理程序，（异常返回）LR→PC，SPSR→CPSR，若在进入异常处理时设置中断禁止位，要在此清楚，复位异常处理程序不需要返回。Reset＞数据中指＞快速中断请求（ＦＩＱ）＞中断请求（IRQ）＞指令预取中止＞未定义指令和软件中止。存储器生长堆栈可分为哪几种？各有什么特点？4种，满递增堆栈，满递减堆栈，空递增堆栈，空递减堆栈。简述存储器系统层次结构及特点。答：层次结构主要体现在“Cache-主存”层次和“主存-辅存”（Cache，主存储器，辅助存储器），前者主要解决CPU和主存速度不匹配的问题，后者主要解决存储器系统的问题。在存储器体系中Cache、主存能与CPU直接交换信息，辅存则要通过主存与CPU交换信息;主存与CPU、Cache、辅存都能交换信息。简述I2S总线接口的启动与停止过程。通过I2S控制寄存器IISCON控制，当控制寄存器IISCON的地址为0=I2S禁止（停止）；当控制寄存器IISCON的地址为1=I2S允许（开始）。简述ARM系统中的中断处理过程。中断处理过程包括：中断请求、中断排队或中断判优、中断响应、中断处理和中断返回ARM微处理器支持哪几种运行模式？各运行模式有什么特点？User：用户模式。绝大部分的任务执行都在这种操作模式下，此为正常的程序执行模式。FIQ：快速中断模式。支持数据传送或通道处理。IRQ：普通中断模式。用于一半中断处理。Supervisor：管理模式。一种操作系统受保护的方式。Abort：中止模式。在访问数据中止后或指令预取中止后进入中止方式。System：系统模式。是操作系统一种特权级的用户方式。Undef：未定义模式。当执行未定义指令时会进入这种操作模式。当PCLK=66.5MHz时，选择不同的时钟分频（1/2、1/4、1/8、1/16）输入，分别计算定时器最小分辨率、最大分辨率及最大定时区间。答：最小分辨率：定时器输入时钟频率=ＰＣＬＫ／{ｐｒｅｓｃａｌｅｒ＋１}／{ｄｉｖｉｄｅｒ值}＝６６.5/{0+1}/{2}=33.2500(MHz)一个计数脉冲时间=1/33.2500MHz=0.0300(us)最大分辨率：定时器输入时钟频率=PCLK/｛255+1｝/{2}=66.5/256/2=129.8828一个计数脉冲的时间=1/129.8828=7.6992（us）最大定时区间：由于TCNTBn=65535，计数到0共65536个计数脉冲，所以65536*7.6992=0.5045（sec）。分析如图所示I2S总线时序图，说明其操作过程。在I2SLRCK改变后经过1个时钟周期之后，发送器发送下一个字的最高有效位。串行数据通过发送器发送，虽然同步可以使用时钟信号的后沿（从高到低）或前沿（从低到高），然后在串行时钟信号的前沿，串行数据必须被锁存到接收器。由于这个限制，传送数据被同步只能使用时钟信号的前沿。左右声道选择线指示正在传送的数据所在的声道。I2SLRCK能够在串行时钟信号的后沿或前沿改变，而它的长度不需要对称。在从设备，I2SLRCK信号在时钟信号的前沿被锁存。I2SLRCK在最高有效位被传送的前一个周期改变。S3C2410A与UAD1341通过I2S总线接口连接，试述音频数据传送过程。答：处理器通过IIS总线接口，控制音频数据在s3c2410内存与UDA1341TS之间传送。连接在UDA1314TS上的麦克风信号在UDA1314内部经过A/D转换器，转换成二进制数，串行通过DATAO引脚送到S3C2410的IIS模块，在IIS模块中数据转换成并行数据然后使用通常存取方式或DMA存取方式，将并行数据保存的内存中，而内存中要输出的音频数据使用通常存取方式或DMA存取方式，将数据并行传送到IIS模块在IIS中转换成串行数据，串行通过DATAI引脚送到UDA1314TS，在片内经过D/A转换器，变成模拟信号，经过驱动器，驱动扬声器。voiddely(U32tt){U32i;for(;tt>0;tt--){for(i=0;i<10000;i++){}}}intMain(intargc,char**argv){ inti; U8key; U32mpll_val=0; intdata; mpll_val=(92<<12)|(1<<4)|(1); //initFCLK=400M,sochangeMPLLfirst ChangeMPllValue((mpll_val>>12)&0xff,(mpll_val>>4)&0x3f,mpll_val&3); ChangeClockDivider(key,12); MMU_DisableICache();MMU_DisableDCache();rGPBCON=0x155555; data=0x06; while(1) { rGPBDAT=(data<<5); dely(120); data=~data; }return0;}根据NandFlash控制器工作原理，试在图中画出S3C2410A的NandFlash控制器与K9F2808U0C芯片的连接关系，并简单描述其操作过程。S3C2410A的LCD控制器初始化程序主要包括配置LCD引脚用到的GPIO；设置LCDCON寄存器参数等。试配置C端口、D端口的相关引脚为LCD功能引脚。写出端口配置初始化程序。voidLcd_Port_Init(void){rGPCUP=0xffffffff;rGPCCON=0xaaaaaaaa;rGPDUP=0xffffffff;rGPDCON=0xaaaaaaaa;rGPCCON|=2<<12|2<<14|2<<16;Uart_Printf(”InitializingGPIOports\n”);用S3C2410A或S3C2440的串口1实现串口通信。试设计不带流量控制的简单收发程序，包括初始化程序，发送程序和接收程序。所用寄存器描述如下：ULCONn位描述[6]0：正常模式；1：红外模式[5:3]0xx：无奇偶校验；100：奇校验101：偶校验110：强制奇偶校验／校验1；111：强制奇偶校验／校验0[2]0：每帧1个停止位；1：每帧2个停止位[1:0]00：5位；01：6位；10：7位；11：8位UCONn的位功能位描述波特率时钟选择[10]0：使用PCLK，1：使用UEXTCLK发送中断请求类型选择[9]0：脉冲；1：电平接收中断请求类型选择[8]0：脉冲；1：电平Rx超时中断使能控制[7]0：禁止；1：使能接收错误状态中断使能控制[6]0：禁止；1：使能回送模式选择[5]0：正常模式；1：回送模式发送模式选择[3:2]00：禁止；01：中断请求或查询模式；接收模式选择[1:0]00：禁止；01：中断请求或查询模式；UMCONn的位功能位描述AFC使能[4]0：禁止；1：使能请求发送[0]0：RTS无效；1：RTS有效等等已定义宏如下：#defineWrUTXH0(ch)(*(volatileunsignedchar*)0x50000020)=(unsignedchar)(ch)#defineRdURXH0()(*(volatileunsignedchar*)0x50000024)程序设计（要求加注释）：voidUart_Init(intpclk，intbaud)｛inti;if（pclk==0）pclk＝PCLK;Switch(nchannel){caseUART0：//UART0rUFCON0=0x0;//UART0FIFO控制寄存器，FIFO禁止rUMCON0=0x0;//UART0MODEM控制寄存器，AFC禁止rULCON0＝0x3;//行控制寄存器：正常模式，无奇偶校验，1位停止位，8位数据位rUCON0＝0x245;//控制寄存器rUBRDIV0=((int)(pclk/16．/baud+0.5)-1);//波特率因子寄存器break;caseUART1：...//UART1caseUART2：...//UART2default:break;}for（i＝0;i<100;i++）;}voidUart_SendByte（intdata）｛if（whichUart==0）｛if（data==’＼n’）｛while（！（rUTRSTAT0＆0x2））；Delay（10）；//延时，与终端速度有关WrUTXH0（’＼r’）；｝while(!(rUTRSTAT0＆0x2))；//等待，直到发送状态就绪Delay（10）；WrUTXH0（data）；｝}charUart_GetKey（void）｛if（whichUart＝＝0）｛if（rUTRSTAT0＆0x1）//UART0接收到数据returnRdURXH0（）；elsereturn0；｝}使用S3C2410A的A/D转换器进行模拟信号到数字信号的转换。写出初始化函数和读取转换结果的函数。ADCDAT0位名位描述XPDATA（正常ADC）[9:0]X位置的转换数据值（包括正常A/D转换的数据值）。取值范围：0～3FF定义与A／D转换相关的寄存器#definerADCCON（*（volatileunsigned*）0x58000000）//ADC控制寄存器#definerADCTSC（*（volatileunsigned*）0x58000004）//ADC触摸屏控制寄存器#definerADCDLY（*（volatileunsigned*）0x58000008）//ADC启动或间隔延时寄存器#definerADCDAT0（*（volatileunsigned*）0x5800000c）//ADC转换数据寄存器0#definerADCDAT1（*（volati1eunsigned*）0x58000010）//ADC转换数据寄存器程序设计（要求加注释）：S3C2440的bank6使用32位数据总线与SDRAM芯片HY57V561620连接，每片SDRAM 为32MB存储空间，16位数据线。试画出二者之间的连接电路图。在下图中SDRAM芯片引脚引出线上标出连接到S3C2440芯片上的对应引脚名称。简单描述工作原理：地址总线ADDR[25:24]分别与SDRAM的BA1、BA0连接，选择芯片内部的bank3~bank0。由于数据总线为32位，所以地址总线ADDR[1:0]被忽略，地址总线ADDR[14:2]与SDRAM的A[12:0]连接，，传送行地址和列地址。数据总线U6连接低十六位，U7连接高十六位。填空“嵌入性”、“专用性”与“计算机系统”是嵌入式系统的三个基本要素。IP核分为软核、硬核、固核。嵌入式系统通常由包含有嵌入式处理器、嵌入式操作系统、应用软件和外围设备接口的嵌入式计算机系统和执行装置（被控对象）组成。嵌入式计算机系统是整个嵌入式系统的核心，可以分为硬件层、中间层、系统软件层和应用软件层。硬件层中包含嵌入式微处理器、存储器、通用设备接口和I/O接口。嵌入式微处理器是嵌入式系统硬件层的核心。系统初始化过程按照自底向上、从硬件到软件的次序依次可以分为片级初始化、板级初始化和系统级初始化3个主要环节。系统软件层通常包含有实时多任务操作系统（Real-timeOperationSystem，RTOS）、文件系统、图形用户接口（GraphicUserInterface，GUI）、网络系统及通用组件模块组成。RTOS是嵌入式应用软件的基础和开发平台。ARM处理器共有37个寄存器，31个通用寄存器，6个状态寄存器。寄存器R13通常用作堆栈指针，称作SP。寄存器R14用作子程序链接寄存器，也称为链接寄存器LK（LinkRegister）。FIQ模式有7个分组的寄存器R8～R14，映射为R8_fiq～R14_fiq。在ARM状态下，许多FIQ处理没必要保存任何寄存器。User、IRQ、Supervisor、Abort和Undefined模式每一种都包含两个分组的寄存器R13和R14的映射，允许每种模式都有自己的堆栈和链接寄存器。寄存器R15用作程序计数器（PC）。在ARM状态，位［1:0］为0，位［31:2］保存PC。程序状态寄存器CPSR的N、Z、C、V分别指-------，I=1指------、F=1指------，M[4：0]用做-------。ARM指令集大致分为6类：分支/跳转指令、存储器访问指令、数据处理指令、程序状态寄存器指令、异常中断指令、协处理器指令。指令解析举例：LDRR0,[R1]；将存储器地址为R1的字数据读入寄存器R0。STRR0，[R1]，＃8；将R0中的字数据写入以R1为地址的存储器中，并将新地址R1＋8写入R1。ADDSR1,R1,#1；加法指令，R1＋1＝R1影响CPSR寄存器，带有SLDMFDR13!，{R0，R4-R12，PC}；将堆栈内容恢复到寄存器（R0，R4到R12，LR）。S3C2410A的CPU内核采用的是16/32位ARM920T内核，同时还采用了AMBA（先进的微控制器总线体系结构）新型总线结构。ARM920T采用了MMU，AMBA总线和Harvard高速缓存体系结构，该结构具有独立的16KB指令Cache和16KB数据Cache，每个Cache都是由8字长的行组成的。2个USB主设接口/1个USB从设接口117位通用I/O口和24通道外部中断源；电源控制模式有正常、慢速、空闲和电源关断4种模式；ARM处理器支持用户、快中断、中断、管理、中止、系统和未定义等7种处理器模式，除了用户模式外，其余的均为特权模式；ARM微处理器支持四种类型的堆栈，即：满递增堆栈、满递减堆栈、空递增堆栈、空递减堆栈。8通道10位ADC和触摸屏接口；支持小／大端方式ARM体系结构使用单一、线性地址空间。将字节地址做为无符号数看待，范围为（0～232－1）。地址空间：8个存储器bank，每bank128MB（byte）（总共1GB）。对于字对齐的地址A，地址空间规则要求如下：地址位于A的字由地址为A、A＋1、A＋2和A＋3的字节组成；地址位于A的半字由地址为A和A＋1的字节组成；地址位于A＋2的半字由地址为A＋2和A＋3的字节组成；地址位于A的字由地址为A和A＋2的半字组成。ARM系统使用存储器映射I/O。I/O口使用特定的存储器地址，当从这些地址加载（用于输入）或向这些地址存储（用于输出）时，完成I/O功能。bank0～bank6都采用固定的bank起始地址。每个bank支持可编程的8/16/32位数据总线宽度。总线宽度和等待寄存器BWSCON：用来设置总线宽的和等待状态。Bank控制寄存器BANKCONn：控制各bank的片选，访问周期。刷新控制寄存器REFRESH：SDRAM的刷新控制寄存器。BANKSIZE寄存器：用来设置BANK的容量。支持从NANDFlash存储器和NORFlash两种启动方式。在NANDFlash模式下，采用4KB内部缓冲器用于启动引导Cache存储器采用写直达（Write-through）或写回（Write-back）操作来更新主存储器。每个引脚端的功能通过端口控制寄存器（PnCON）来定义（配置）。与配置I/O口相关的寄存器包括：端口控制寄存器（GPACON～GPHCON）、端口数据寄存器（GPADAT～GPHDAT）、端口上拉寄存器（GPBUP～GPHUP）、杂项控制寄存器以及外部中断控制寄存器（EXTINTN）等。在ARM系统中，支持复位、未定义