《电路与电子技术》课件第10章

P10M1触发器逻辑功能的测试P10M2简单计数器电路的测试P10M3时钟信号产生电路的测试思考与练习

在日常生活中，时常用到计数器，例如电梯，每上一层楼,计数器就要加1，每下一层楼，计数器就要减1。本项目通过对常用触发器电路和简单计数器电路的测试，从中学习D触发器和JK触发器的基本特性，了解同步时序逻辑电路的特点，掌握同步时序逻辑电路的分析方法，了解数字电路中脉冲信号(时钟信号)产生的方法。项目任务书MNL1触发器概述

数字电路分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的特点是，任一时刻电路的输出信号只取决于当前的输入信号。时序逻辑电路的特点是，任一时刻电路的输出信号不仅取决于当前的输入信号，而且还与电路原来的状态有关，相当于在组合逻辑的输入端加了一个反馈信号，在电路中有一个存储电路，该存储电路可以将输出的信号保持住。图10-1-1是时序逻辑电路的构成框图。P10M1触发器逻辑功能的测试图10-1-1时序电路构成框图图10-1-1中的存储电路是由触发器电路构成的，也就是说,触发器电路是构成存储电路的基本元件。触发器的类型和种类很多，常用的分类方式为：

(1)根据逻辑功能的不同来分类，触发器可分为RS触发器、D触发器、JK触发器、T触发器和T′触发器。

(2)根据触发方式的不同来分类，触发器可分为电平触发器、钟控触发器和边沿触发器。

(3)根据电路结构的不同来分类，触发器可分为基本RS触发器和钟控触发器。触发器状态的改变受外界触发信号的控制，不同的结构形式有不同的触发方式。触发方式大致分为电平触发方式和脉冲边沿触发方式。

常用的触发器电路有基本RS触发器、D触发器和JK触发器。

本模块主要学习基本RS触发器、边沿D触发器和边沿JK触发器。测试工作任务书MNL2基本RS触发器

1.基本RS触发器的逻辑功能

基本RS触发器的逻辑电路图如图10-1-3(a)所示，逻辑符号如图10-1-3(b)所示。电路由两个与非门交叉连接而成，和是两个输入端，分别称为复位端和置位端，或者称为置“0”端和置“1”端。Q和为两个互补的输出端，正常情况下，Q和的状态相反，是一种互补的逻辑状态。在触发器电路中，一般规定Q的状态代表触发器的状态，把Q=1,

=0的状态称为触发器的1状态，把Q=0,

=1的状态称为触发器的0状态。图10-1-3基本RS触发器从图10-1-3(a)及MNC10-1可以看出：

(1)当=0,

=1时，无论触发器原来的状态是什么，与非门G2的输出为1，所以=1，这样与非门G1的输入都为高电平，其输出为低电平，则Q=0。触发器此时为置0状态。

(2)当=1,

=0时，由于电路的对称性，此时，Q=1,

=0。触发器为置1状态。

(3)当=1,

=1时，触发器保持原来的状态不变。当原来的状态为0时，则Q=0反馈到G2的输入端，使得=1。

=1又反馈G1的输入端，=1,使得G1的输出为0，即Q=0，使得触发器维持0状态不变。当原来触发器的状态为1时，同理，触发器仍然保持1状态不变。此时，触发器处于保持状态。

(4)当=0,

=0时，此时，与非门G1和G2的输入端皆有一个为0电平，输出Q=

=1。由此破坏了触发器的输出Q和应为互补的逻辑关系,称这样的状态为不允许状态。从以上分析可以看出：基本RS触发器的输出状态随输入状态的变化而变化，是由触发器直接以电平的方式触发改变触发器状态的。该方式为直接低电平触发方式,而逻辑符号中输入端靠近矩形框处的小圈圈表明它是用低电平触发的。在触发器电路中，用Qn表示触发器原来所处的状态，称为现态;用Qn+1表示在、输入信号触发下触发器的新状态，称为次态。将触发器的输入、现态、次态列在表中，称为触发器的功能真值表，见表10-1-1。表10-1-1RS触发器的功能真值表根据RS触发器状态表，写出RS触发器的状态方程为

Qn+1=

+

·Qn

其约束条件为：=1。

就是说,和不能同时为0。

状态方程又称为特征方程，它是以逻辑表达式的形式表示触发信号作用下次态Qn+1和现态Qn与输入信号之间的关系。

2．RS触发器的应用——消抖动开关电路

基本RS触发器电路简单，具有广泛的用途。图10-1-5(a)是在时序电路中广泛应用的消抖动开关电路。

通常使用的开关一般是由机械接触实现开关的闭合和断开，由于机械触点存在弹性，这就决定了当它闭合时会产生反弹的问题，反映在电信号上是将产生不规则的脉冲信号，如图10-1-5(b)所示。图10-1-4RS触发器的状态表图10-1-5消抖动开关电路消抖动电路的工作原理如下：当开关向下时，为高电平，通过开关触点接地，但由于机械触点存在着抖动现象，端不是一个稳定的低电平，而是有一段时高时低的不规则脉冲出现。但当开关打下的瞬间，为低电平，此时=1，=0，触发器置“1”，输出Q=1。由于开关的抖动使得开关可能又迅速地弹起，此刻立刻变为高电平，即

=1，=1，此时刻触发器为保持状态，保持前一时刻的输出高电平状态，即Q=1。所以,尽管由于输入开关的机械抖动使电信号产生了不稳定的脉冲，但输出波形却是稳定的无瞬时抖动的脉冲信号。MNL3边沿D触发器

1.边沿D触发器的逻辑符号

边沿D触发器的逻辑符号如图10-1-6所示。图10-1-6边沿D触发器的逻辑符号如图10-1-6(a)所示，边沿D触发器有一个输入端1D，一个时钟信号输入端CI，两个互补输出端Q、。边沿D触发器的输出状态不仅与输入信号D的当前状态及CP时钟信号的有效边沿(上升沿或下降沿)有关，还与CP脉冲到来之前的电路状态有关。如前所述,通常把CP脉冲作用之前触发器的输出状态称为现态，记为Qn(

)，把CP时钟作用之后触发器的输出状态称为次态，记为Qn+1(

)。在图10-1-6(a)中，其触发有效边沿为上升沿(CI端没有小圈圈)，也就是说,触发器的输出状态在CP脉冲的上升沿才会变化。图10-1-6(c)中，其触发有效边沿为下降沿(CI端有小圈圈)，即触发器的输出状态在CP脉冲的下降沿才会发生变化。图10-1-6(b)所示边沿D触发器中，其触发有效边沿为上升沿触发，它比图10-1-6(a)的D触发器多了两个输入端——

和端，称和端分别为置0端(复位端)和置1端(置位端)。图10-1-6(d)所示也是具有置0端和置1端的边沿Ｄ触发器，它的有效触发边沿为下降沿。

2.集成边沿D触发器74LS74

74LS74为单输入端的双D触发器,一个芯片中封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有置0端和置1端，为低电平有效,CP上升沿触发。74LS74的逻辑符号和引脚排列分别如图10-1-7(a)和(b)所示。图10-1-7边沿D触发器74LS74测试工作任务书

3.边沿D触发器的描述方法

在触发器及所构成的时序电路中，对其逻辑功能有不同的描述方法，下面以边沿D触发器为例加以介绍。

(1)特征方程。将触发器的次态与现态、输入之间的关系用逻辑函数的形式表示为

Qn+1=D

(2)功能真值表。将触发器的次态、现态、输入之间的关系用真值表的方式表示，如表10-1-3所示。表10-1-3D触发器的功能真值表

(3)状态转移图。

图10-1-10是D触发器的状态转移图。我们用0外加个圈表示0状态，用1外加个圈表示1状态；用有箭头的线段表示CP脉冲有效边沿到来之后的状态的变化方向；箭头上方或下方是状态转换的条件。

(4)波形图(时序图)。将CP时钟、输入信号、输出信号的现态及次态用波形的方式表示，如图10-1-11所示。图10-1-10D触发器的状态转移图图10-1-11D触发器的波形图(时序图)MNL4边沿JK触发器

74LS112是TTL集成边沿JK触发器，它的内部集成有两个下降沿有效的JK触发器，每个触发器各自有直接置0端、置1端、时钟输入端。其引脚排列如图10-1-12(a)所示，常用逻辑符号如图10-1-12(b)所示。图10-1-1274LS112的引脚排列及常用逻辑符号测试工作任务书边沿JK触发器的功能描述

边沿JK触发器的特征方程是

Qn+1=J

+

边沿JK触发器的功能真值表如表10-1-7所示。表10-1-7JK触发器的功能真值表

边沿JK触发器的状态转移图如图10-1-15所示。

边沿JK触发器的波形图如图10-1-16所示(设初始状态为0，CP时钟下降沿触发)。图10-1-15JK触发器的状态转移图图10-1-16JK触发器的波形图(时序图)MNL1时序逻辑电路的组成

我们知道，时序逻辑电路是由组合逻辑电路和由触发器电路构成的存储电路构成的。因此,时序电路的输出不仅与当前的输入状态有关，而且还与电路前一时刻的状态有关。所以，时序逻辑电路在结构上具有反馈的特点，在逻辑功能上具有记忆的功能。图10-2-1是时序逻辑电路的构成框图。P10M2简单计数器电路的测试图10-2-1时序电路的构成框图图10-2-1中，X(x1,x2,…,xm)代表输入信号，Y(y1,y2,…,yn)代表输出信号,Z(z1,z2,…,zk)代表存储电路的输入信号,Q(q1,q2,…,ql)代表存储电路的输出信号。

时序逻辑电路可分为同步时序电路和异步时序电路。在同步时序电路中，所有触发器的CP时钟端都接在一起，电路中的触发器在统一时钟的作用下同时翻转，而异步时序电路的触发器不是同时翻转的。由于同步时序电路的触发器同时翻转，因此同步时序电路的速度较异步时序电路快，应用也较异步时序电路广泛。MNL2由触发器构成的简单计数器电路

计数器是应用较广泛的时序电路之一,用来记录计数脉冲的个数。

计数器的分类有很多种：

(1)按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

(2)按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器有十进制计数器、六十进制计数器等。

(3)按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。测试工作任务书计数器的分频功能

从以上测试可知：当输入脉冲的频率为f0时，D触发器经过适当连接，在触发器的输出端可以得到及的方波信号，称为二分频及四分频，所以D触发器经适当连接就具有分频的功能。图10－2－3画出了CP输入端、1Q输出端、2Q输出端的波形。

我们也可以用图10-2-4所示的状态转移图来表示图10-2-2的逻辑功能。图10-2-3D触发器构成的分频电路波形图图10-2-4异步四进制计数器的状态转移图两个触发器的输出为2Q、1Q，假设触发器的初始状态为00，当第一个脉冲上升沿到时，触发器2Q1Q状态为11；第二个脉冲上升沿到时，触发器2Q1Q状态为10；第三个脉冲上升沿到时，触发器2Q1Q状态为01;第四个脉冲上升沿到时，触发器2Q1Q状态回到初始状态00。通常称这样的电路为模4计数器，由于两个触发器的CP时钟不是接在一起，因此两个触发器不可能同时动作，称这样的计数器为异步计数器。在数字电路中,把所有触发器的CP时钟接在一起并且电路中所有的触发器同时动作的计数器称为同步计数器。所以,图10-2-2所示的时序电路为异步模4（四进制）减法计数器。MNL3同步时序电路的分析

计数器是最常用的时序电路之一。图10-2-2中的异步计数器属于异步时序电路，图10-2-5中的四进制同步计数器属于同步时序电路。下面通过对图10-2-5中四进制同步计数器的分析，介绍同步时序电路的分析方法。

分析一个时序电路，就是要找出给定的时序逻辑电路的逻辑功能。具体地说，就是要求找出电路的输入状态和输出状态在输入变量及时钟信号作用下的变化规律。分析同步时序电路时一般按如下步骤进行：

(1)从给定的逻辑图中给出每个触发器的驱动方程(输入方程)，即存储电路中每个触发器输入信号的逻辑表达式。

(2)把得到的驱动方程代入相应触发器的特征方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。

(3)根据逻辑图写出电路的输出方程。

(4)根据电路的状态方程、输出方程列出电路各触发器现态、次态、输入、输出的功能真值表。

(5)根据功能真值表画出状态转移图。

(6)根据状态转移图判断逻辑功能。

例10-1

分析图10-2-7同步时序电路的逻辑功能。

(1)写出各个触发器的驱动方程(输入方程)：图10-2-7同步时序电路

(2)将式(10.1)和式(10.2)分别代入D触发器的特征方程Qn+1=D中，于是得到电路的状态方程：

(3)写出图10-2-7电路中的输出方程：

(4)根据电路的状态方程、输出方程列出电路各触发器现态、次态、输入、输出的功能真值表，如表10-2-1所示。(5)根据功能真值表画出状态转移图，如图10-2-8所示

(6)根据状态转移图判断逻辑功能。从状态转移图可以看出,图10-2-7中的同步时序电路是同步四进制加法计数器,输出C是计数器的进位。图10-2-8同步时序电路的状态转移图表10-2-1功能真值表在数字系统中，常需要上升沿和下降沿十分陡峭的各种不同频率、不同幅度的脉冲信号(如CP时钟脉冲信号)。要想获得这些脉冲信号，通常有两种方法：一种是用多谐振荡器直接产生；另一种是对已有信号进行整形。本模块简单介绍产生脉冲信号的不同方法,着重介绍用555时基电路构成的多谐振荡器产生脉冲信号的方法。P10M3时钟信号产生电路的测试MNL1时钟脉冲信号产生的方法

产生脉冲信号的电路通常称为振荡器(或多谐振荡器)，以下介绍几种振荡电路的类型。

1.石英晶体振荡器电路

由石英晶体J1、CMOS非门、RC所构成的石英晶体振荡电路如图10-3-1所示。石英晶体(Crystal)是一种具有较高频率稳定性及准确性的选频器件。图10-3-1中输出波形的振荡频率取决于J1的谐振频率，经过第二级非门的整形，输出为32.768kHz的方波信号。图10-3-1石英晶体振荡器电路

2.RC振荡器

1)环形振荡器

任意奇数个反相器头尾相连环接起来，便可构成环形振荡器。假设构成环形振荡器的级数为n，且一级反相器的传输延迟时间为Tp，则一个振荡周期T＝2nTp。

图10-3-2所示振荡器电路的频率主要取决于每一级反相器的传输延迟时间。若电源电压、工作温度及负载条件发生变化，则其振荡频率也随之变动。图10-3-2环形振荡器

2)三级反相器RC振荡器

图10-3-3中，当R2R1，且CMOS非门的阈值电平VT=VDD/2时，T=2.2R1C，f=0.455/(R1C)。这种电路的输出信号较稳定，适用于低频。图10-3-3三级非门构成的RC振荡器

3)二级反相器RC振荡器

图10-3-4所示振荡器电路的优点是：可以少用一级反相器，电路成本低。但其有一个缺点：电阻和电容小到一定程度后，电路就不能起振，这种振荡器的最高频率一般在2MHz之内。而三级振荡器就不管电阻、电容值多小，总能起振。图10-3-4两级非门构成的RC振荡器

4)由施密特触发器组成的多谐振荡器

施密特触发器(SchmittTrigger)是脉冲波形变化中经常使用的一种电路。它在性能上有两个重要的特点:

(1)输入信号从低电平上升过程中,电路状态转换时的输入电平与输入信号从高电平下降过程中对应的输入转换电平不同。也就是说,施密特触发器有两个阈值电平。

(2)在电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得更陡。图10-3-5是由施密特非门构成的振荡器的电路图，振荡器工作的原理是：接通电源瞬间，电容C上的电压为0V，输出Uo为高电平，Uo通过R对C充电，当Ui上的电压大于UT+

时，输出Uo翻转为低电平，输出Uo≈0V，此时电容C通过电阻R放电，当电容上的电压即Ui<UT-时，则Uo又翻转为高电平。如此周而复始，形成了如图10-3-6所示的振荡波形。此电路的最大可能的振荡频率为10MHz。

图10-3-5施密特触发器构成的振荡器电路

图10-3-6Ui和Uo的波形图

5)由555时基电路构成的多谐振荡器电路

(1)555时基电路的内部结构。

555时基电路是一种介于模拟电路与数字电路之间的一种混合电路。图10-3-7(a)为555时基的内部结构框图,图10-3-7(b)为555时基电路的管脚排列。图10-3-7555时基电路的内部结构及管脚排列从图10-3-7(a)可以看出，555时基电路内部由2个比较器、1个RS触发器、1个倒相器以及放电管和分压电阻组成。由于比较器属于模拟电路，触发器属于数字电路，因而555时基电路通常称为混合电路。

555时基电路可分为双极型和CMOS型两类,它们的管脚排列、功能是相同的。双极型通常用3位数字“555”表示，而CMOS型通常用4位数字“7555”表示。

555时基电路为8脚双排直插封装(DIP)，其各管脚的功能见表10-3-1。表10-3-1555时基电路各管脚功能一览表①比较器电路如图10-3-8所示。

当V+>V-时，输出电压接近＋VCC,所以Vo=1;

当V+<V-时，输出电压接近GND,所以Vo=0；

②基本R-S触发器(输入高电平有效)。电路中基本R-S触发器的逻辑功能见表10-3-2。图10-3-8比较器电路表10-3-2高电平有效的基本R-S触发器的功能真值表③分压电路。将电压三等分，电源电压为VCC时，比较器C1(-)为VCC,比较器C2(+)为VCC。

④分析逻辑功能。

·当为0时，555时基电路复位，Q=0,

=1,输出3(OUT)为0，放电管导通。

·当为1时，555时基电路正常工作。当UTH>

VCC,

>

VCC时，R=1,S=0,则Q=0,

=1，3脚输出为0,放电管导通。

·当UTH<

VCC,

>

VCC时，R=0,S=0,则Q及保持原状态不变。

·当UTH>

VCC,

<

VCC时，R=1,S=1,则Q=

=0,3脚输出为1,放电管截止。

·当UTH<

VCC,

<

VCC时，R=0,S=1,则Q=1,

=0,3脚输出为1,放电管截止。

通过以上分析，将555时基电路的功能列于表10-3-3中。表10-3-3555时基电路功能真值表测试工作任务书

(2)555时基电路构成的多谐振荡器的工作原理。

如图10-3-9所示，本电路是555时基电路的典型应用之一。555和外围定时元件组成了无稳态多谐振荡器电路。电路中的R1、RP、R2、C为定时元件，它们和555时基电路共同确定了振荡电路的振荡频率，调节电路中的RP即可改变电路的振荡频率。电路中的Ｑ端(３脚)为振荡电路的输出端，当定时元件的参数确定之后，输出端会产生一定频率的输出信号。R3为限流电阻，VD是发光二极管。随着电路振荡频率的不同，发光二极管闪烁的频率也发生着变化。打开电源的一瞬间，电容C上的电压不能突变，所以电容两端的电压为0V，TH和端都为低电平，555时基电路的3脚输出为高电平。此时，电源通过R1、RP、R2对C充电，当充电到TH和端电压皆大于VCC时，555时基电路的3脚输出为低电平，此时放电管导通，DIS端为低电平，电容上的电压通过R2、RP对地放电。如此周而复始，便产生了方波信号。输出方波信号的周期计算如下：

充电时间

T1=0.7(R1+R2+RP)C

放电时间

T2=0.7(R2+RP)C

所以,方波信号的周期为

T=T1+T2=0.7［R1+2(R2+RP)］C

输出方波的最大振荡周期为

Tmax=0.7［R1+2(R2+RP)］C

＝0.7×［3×103＋2(33×103＋1×106)］×1×10－6

＝1.4s

所以

fmin＝＝0.714Hz

输出方波的最小振荡周期为

Tmin=0.7［R1+2(R2+RP)］C

＝0.7×［3×103＋2(33×103＋0)］×1×10－6

＝0.048s所以