《电子技术基础》课件1课题十一

课题十一集成触发器11.1基本ＲＳ触发器

11.2时钟控制的触发器

11.3边沿触发器11.4触发器的相互转换

11.1基本ＲＳ触发器

11.1.1逻辑电路构成和逻辑符号

RS触发器由两个与非门交叉连接而成，图11.1是它的逻辑图和逻辑符号。其中Sd为置1(置位)输入端，Rd为置０(复位)输入端，在逻辑符号中用小圆圈表示输入信号为低电平有效。Q和是一对互补输出端，同时用它们表示触发器的输出状态，即Ｑ＝１、=０表示触发器的１态，Q＝０、＝１表示触发器的０态。图11.1基本ＲＳ触发器

(a)逻辑图；(b)逻辑符号11.1.2逻辑功能描述

1.状态真值表

基本ＲＳ触发器的逻辑功能可以用表11.1所示的状态真值表来描述。表11.1中，Sd、Rd为触发器的两个输入信号；Qn为触发器的现态(初态)，即输入信号作用前触发器Ｑ端的状态；Qn+1为触发器的次态，即输入信号作用后触发器Q端的状态。SdRdQn

Qn+1

说明00000011

不允许01001111置1（Qn+1=1）10010100置0（Qn+1=0）11011101保持（Qn+1=Qn）表11.1基本ＲＳ触发器状态真值表

当Sd=0、Rd=1时，不管触发器原来处于什么状态，其次态一定为1，即Qn+1＝1，故触发器处于置1状态(置位状态)。当Sd=1、Rd=0时，不管触发器原来处于什么状态，其次态一定为0，即Qn+1＝0，故触发器处于置0状态(复位状态)。当Sd=Rd=1时，触发器状态保持不变，即Qn+1＝Ｑn。当Sd=Rd=0时，触发器两个输出端Ｑ和不互补，破坏了触发器的正常工作，使触发器失效。

2.特征方程(次态方程)、状态转移图及波形图

描述触发器逻辑功能的函数表达式称为触发器的特征方程或次态方程。由表11.1，可得基本RS触发器的卡诺图如图11.2(a)所示。图11.２基本ＲＳ触发器的卡诺图及状态转移图(ａ)卡诺图；(ｂ)状态转移图

由卡诺图化简得基本RS触发器的特征方程为(11—1)式中,Sd+Rd=1称为约束项。由于Sd和Rd同时为０又同时恢复为１时，状态Qn+1不确定，为了获得确定的Qn+1，输入信号Sd和Rd应满足约束条件Sd+Rd=1。基本ＲＳ触发器共有两个状态：０态和１态。当Q＝０，输入SdRd＝10或11时，使触发器状态保持为0态；只有SdRd＝01时，才能使状态转移到1态。当Qn＝1，输入SdRd＝01或11时，状态将保持为1态；只有SdRd＝10时，才使状态转移到0态。基本RS触发器的状态转移图如图11.2(ｂ)所示。如果已知Sd和Rd的波形和触发器的起始状态，则可画出触发器Ｑ端的工作波形如图11.3所示。

图11.3基本RS触发器波形图

11.1.3集成基本RS触发器以TTL集成触发器74LS279为例，其逻辑符号如图11.4(a)所示。每片74LS279中包含四个独立的用与非门组成的基本RS触发器。其中第一个和第三个触发器各有两个Rd输入端(S1和S3)，在任一输入端上加入低电平均能将触发器置1；每个触发器只有一个Rd输入端(R)。图11.4(b)为第一个触发器的逻辑电路。可用表11.2所示的功能表来描述74LS279集成电路的逻辑功能。图11.474LS279集成电路输入输出Q1101110000×表11.2功能表

上述基本RS触发器具有直接置0、置1的功能，当Sd和Rd的输入信号发生变化时,触发器的状态就立即改变。在实际使用中，通常要求触发器按一定的时间节拍动作。这就要求触发器的翻转时刻受时钟脉冲的控制，而翻转到何种状态由输入信号决定，从而出现了各种时钟控制的触发器(简称钟控触发器)。按其功能，钟控触发器分为RS触发器、JK触发器、D触发器和T触发器。11.2时钟控制的触发器11.2.1RS触发器在基本RS触发器的基础上，加上两个与非门即可构成RS触发器，其逻辑图如图11.5(a)所示，逻辑符号如图11.５(b)所示。Sd为直接置位端，Rd为直接复位端。当用作RS触发器时，Sd=Rd=1。S为置位输入端，R为复位输入端，CP为时钟脉冲输入端。图11.5RS触发器(a)逻辑图；(b)逻辑符号

1.RS触发器状态真值表

当CP＝0时，G3、G4被封锁，输出均为1，G1、G2门构成的基本RS触发器处于保持状态。此时，无论R、S输入端的状态如何变化，均不会改变G1、G2门的输出，故对触发器状态无影响。当CP＝1时，触发器处于工作状态，其逻辑功能见表11.3。表11.3RS触发器功能表SRQnQn+1说明00000101保持

Qn+1=Qn01001100置0Qn+1=010010111置1Qn+1=1110111××禁止S=1，R＝0，Qn+1＝1，触发器置1；S=0，R＝1，Qn+1＝0，触发器置0；S=R=0，Qn+1＝Qn，触发器状态不变(保持)；S=R=1，触发器失效，禁止此状态出现。(11—2式中，SR=0为约束项。2.特征方程、状态转移图及波形图

与基本RS触发器一样，可由表11.3得RS触发器的卡诺图，如图11.６(a)所示。对卡诺图化简得RS触发器的特征方程为图11.6RS触发器的卡诺图及状态转移图(a)卡诺图；(b)状态转移图

如已知CP、S和R的波形,可画出触发器的工作波形如图11.7所示。图11.7RS触发器波形图

11.2.2JK触发器在钟控ＲＳ触发器中，必须限制输入Ｒ和Ｓ同时为１的出现，这给使用带来不便。为了从根本上消除这种情况，可将钟控ＲＳ触发器接成如图11.8(a)所示的形式，同时将输入端S改成J，R改成K，这样就构成了JK触发器。它的逻辑符号如图11.8(b)所示。图11.8JK触发器(a)逻辑图；(b)逻辑符号

1.JK触发器真值表当CP＝0时，G3、G4门被封锁，J、K输入端的变化对G1、G2门的输入无影响，触发器处于保持状态。当CP＝1时，如果J、K输入端状态依次为00、01或10，输出端Qn+1状态与RS触发器输出状态相同；如果J、K=11，触发器必将翻转。JK触发器状态真值表如表11.4所示。

表11.4JK触发器状态真值表JKQnQn+1说明00000101保持（Qn+1=Qn）01001100置0（Qn+1=0）10010111置1（Qn+1=1）11011110必翻（Qn+1=

）

2.特征方程、状态转移图及波形图

由真值表得JK触发器的卡诺图如图11.9(a)所示，化简得JK触发器的特征方程为(11—3)由真值表得JK触发器的状态转移图如图11.9(b)所示。图11.9JK触发器的卡诺图及状态转移图

(a)卡诺图；(b)状态转移图图11.10JK触发器波形图

如果已知CP、J、K的波形，可画出JK触发器的工作波形如图11.10所示。11.2.3D触发器

RS触发器和ＪＫ触发器有两个输入端。有时需要只有一个输入端的触发器，于是将ＲＳ触发器接成图11.11(a)所示的形式，这样就构成了只有单输入端的Ｄ触发器。它的逻辑符号如图11.11(b)所示。图11.11D触发器(a)逻辑图；(b)逻辑符号1.D触发器状态真值表当CP＝0时，D触发器保持原来状态。当CP＝1时，如果D＝0，无论D触发器原来状态为０或1，D触发器输出均为0；如果D＝1，无论Ｄ触发器原来状态为０或１，Ｄ触发器输出均为１。D触发器的状态真值表见表11.5。表11.5D触发器状态真值表

DQn

Qn+10001010111

2.特征方程、状态转移图及波形图由真值表得D触发器的卡诺图如图11.12(a)所示,化简得D触发器的特征方程为

Q

n+1＝D

由真值表得D触发器的状态转移图如图11.12(b)所示。图11.12D触发器的卡诺图及状态转移图

(a)卡诺图；(b)状态转移图

如果已知CP和D的波形，可画出D触发器的工作波形如图11.13所示。

图11.13D触发器波形图

11.2.4T触发器

如果把JK触发器的两个输入端J和K连在一起，并把这个连在一起的输入端用T表示，这样就构成了T触发器，如图11.14(a)所示。其逻辑符号如图11.14(b)所示。

图11.14Ｔ触发器逻辑图及逻辑符号

(a)逻辑图；(b)逻辑符号

1.T触发器状态真值表

当ＣP＝０时，T触发器保持原来状态。当CP＝1时，如果T＝0，则T触发器保持原来状态；如果T＝1，则T触发器翻转，相当于一位计数器。T触发器的状态真值表见表11.6。表11.6T触发器状态真值表

TQnQn+1

说明000101

保持（Qn+1=Qn）101110

必翻

2.特征方程、状态转移图

由真值表得T触发器的卡诺图如图11.15(a)所示，化简得T触发器的特征方程为由真值表得T触发器状态转移图如图11.15(b)所示。(11—5)图11.15T触发器的卡诺图及状态转移图(a)卡诺图(b)状态转移图

11.2.5空翻与振荡现象

（1）空翻现象：即在CP=1期间，当输入信号发生变化时，使触发器的状态翻转两次或两次以上。（2）振荡现象：即使在CP=1期间输入信号不发生变化，由于CP脉冲过宽，因互补性而使得输出反馈到输入端产生振荡的现象。图11.16空翻与振荡现象

11.3边沿触发器图11.17边沿JK触发器(a)逻辑图；(b)逻辑符号

表11.7边沿JK触发器的逻辑功能表

图11.18下降沿触发的JK触发器工作波形图2、集成边沿JK触发器JK触发器已经做成了各种集成电路，如74LS76、74LS112、74LS114；CD4027、4095、4096等都是集成边沿JK触发器。74LS112是TTL双下降沿JK触发器，其管脚排列图如图11.19所示。图11.1974LS112管脚排列图

11.3.2维持阻塞D触发器1、逻辑功能维持阻塞触发器也是一种边沿触发器，一般是在CP时钟脉冲的上升沿接收输入信号并使触发器翻转，其他时间均处于保持状态。使用较多的是上升沿触发的维持阻塞D触发器，其逻辑电路图如图11.20（a）所示,逻辑符号如图11.20（b）所示。图11.20维持阻塞D触发器(a)逻辑图；(b)逻辑符号

表11.8D触发器的逻辑功能表

2、集成D触发器常用的集成D触发器有74LS74、CD4013等。74LS74为TTL双上升沿D触发器，管脚排列如图11.21所示，CP为时钟输入端，D为数据输入端。维持阻塞触发器有RS、JK、D、T等类型。图11.2174LS74管脚排列图(11—6)对照公式(11—6)，对公式(11—7)变换得(11—7)(11—8)11.4触发器的相互转换11.4.1JK触发器转换成D、T触发器

JK触发器的特征方程为1.JK触发器转换成D触发器

D触发器的特征方程为图11.22JK触发器转换成D触发器、T触发器和T′触发器

(a)D触发器；(b)T触发器；(c)T′触发器(11—9)

比较公式(