计算机组成原理复习资料

计算机五大部件：运算器、存储器、掌握器、输入设施、输出设施

运算器：完成算数和规律运算，并将运算的中间结果暂存在运算器

存储器：存放数据和程序

掌握器：掌握、指挥程序和数据的输入、运行及处理运算结果

输入设施：将人们熟识的信息形式转换为机器能识别的信息形式

输出设施：将机器运算结果转换为人们熟识的信息形式

硬件名词解释：

寄存器：暂存指令、数据、地址的存储设施

算数规律单元（ALU）:完成算数规律运算

存储器：存放数据和程序

字：一个存储单元中存放的一串二进制代码

字节：8位二进制代码

字长：字的长度

容量：存储单元个数*存储字长

地址：存储单元的编号

CPU:中心处理器,包含掌握器和运算器

主机：CPU与主存储器

主存：存放数据与程序，可直接与CPU交换信息

辅存：

总线：连接多个部件的信息传输线，各部件共享的传输介质

数据：

兼容：

指令流：

地址流

如何区分存储器中的指令和数据：执行阶段取出的是数据，取址阶段取的是指令

总线分类:

1.片内总线

芯片内部的总线

2.系统总线

CPU、IO设施、主存之间的信息传输线

2.1数据总线传输各部件的数据信息，双向传递

2.2地址总线指出数据总线上的数据在主存单元的地址或10设施的地址，单向

2.3掌握总线发出各种掌握信号的传输线，双向

3.通信总线

计算机系统之间或与其他系统间的通信

2.1串行通信数据在单条1位宽的传输线上，一位T立按挨次分时传送

2.2并行通信数据在多条并行1位宽的传输线上同事传送

总线掌握

包括判优掌握和通信掌握，总线掌握器统一管理总线的一系列问题

1.判优掌握由总线掌握器按肯定的优先等级挨次确定哪个设施能使用总线

1.1链式查询总线同意信号BG串行地从一个10接口送到下一个10接口,若BG

到达的10接口有总线恳求就不再往下传，该借口获得总线使用权并建立总线忙BS信号。

离总线掌握器近的设施有最高优先级，只需很少几根线就能实现总线掌握，但对电路故障

很敏感，且优先级低的设施很难获得恳求。

1.2计数器定时查询总线掌握器接到BR送来的总线恳求信号后，在总线未被使用的

状况下（BS=0）内部的计数器开头计数，并通过设施地址线向各设施发出一组地址信号。

当某个恳求占用总线的设施地址与计数值全都时，便获得总线使用权。优先次序可以转变，

但增加了掌握线，掌握较为简单。

13独立恳求方式每台设施均有一对总线恳求线?口总线同意线，设施需要使用总线

时便发出该设施恳求信号，总线掌握器内部有一排队电路，依据优先次序确定响应哪一台

设施恳求。响应速度快，优先次序掌握敏捷，但掌握线数量多，总线掌握更简单。

选择题

移码主要用于浮点数中的阶码

运算器负责算数运算和规律运算

EPROM指光擦除可编程的只读存储器

变址寻址中操作数有效地址等于变址寄存器内容加上形式地址

若浮点数用补码表示，则推断运算结果是否为规格化数的方法是数符与尾数小数点后

第一位数字相异为规格化数

外围设施指除了CPU和内存以外的其他设施

中断向量地址是中断服务例行程序入口地址的指示器

某计算机字长16位,存储容量是64KB,若按字编址，则寻址范围是32K

发生中断恳求的条件之一是一条指令执行结束

机器周期通常采纳主存中存取一个指令字的最短时间来规定

系统总线中掌握线的功能是：供应主存、I。接口设施的掌握信号和响应信号

-RAM芯片，容量为512*8位,包括电源和接地端，该芯片引出线最小数目是19

在微型机系统中，外围设施通过设施掌握器与主板的系统总线相连接

CPU中跟踪J旨令后继地址的寄存器是程序计数器

某寄存器中的值有时是地址，因此只有计算机的指令才能识别它

指令采纳目励寻址方式可以实现程序的条件转移或无条件转移

单地址指令中为了完成两个数的算数运算，除地址码指明的一个操作书外，另一个数

常采纳隐含寻址方式

在集中式总线仲裁中，独立恳求方式响应时间最快

硬布线掌握器是一种由门电路和触发器构成的简单树形网络所形成的规律电路

主机中能对指令进行译码的是：掌握器

冯诺依曼机工作方式基本特点是：按地址访问并挨次执行指令

下面对总线的描述准确完备的概念是：两种信息源的代码不能在总线中同时传送

同步信号之所以比异步信号具有较高的传输频率是由于：同步通信用一个公共的时钟

信号进行同步

有关Cache的说法正通的是：CPU内外都可设置cache

在下面描述PQ总线基本概念中，不正确的表述是：系统中允许只有一条PQ总线

总线中地址线的作用是：制定主存单元和10设施接口电路的选择地址

存储周期是指：存储器进行连续写操作所允许的最短时间间隔

机器字长32位,其存储容量为4MB,若按字编址，其寻址范围是：0-1MW

在关中断状态下，不行响应的中断是：可屏蔽中断

在中断响应过程中，爰护PC的作用是：使中断返回时能回到断点处连续原程序的执

在独立恳求方式下，若有几个设施，则：有几个总线恳求信号和几个总线响应信号

填空题

CPU与主存，输入输出接口和系统总线合称为主机

在浮点补码加减运算中，当运算结果的尾数不是左规和右规形式时，需要进行规格化

操作

由若干一位加法器构成多位加法器时，进位可采纳串行进位法和并行进位法

计算机系统中的存储器分为内存和外存。在CPU执行程序时，将指令存放在：R中

指令的编码将指令分成操作码、地址码等字段

在微程序掌握中，计算机执行一条指令的过程就是依次执行一个确定的微指令序列的

过程

微指令执行时，产生后续微地址的方法主要有计数器方式、断定方式

一条机器指令的执行可以与一段微指令构成的微程序相对应。微指令可由一系列微命

令组成

操作数的存储位置隐含在指令的操作码中,这种寻址方式是隐含寻址

存储器间接寻址方式指令给出的是操作数的有效地址所在的存储器地址，CPU需要访

问内存单元才能获得操作数

微命令的编码表示法是把一组相斥性的微指令信号编码在一起

在寄存器之间建立数据通道的任务是由操作掌握器来完成的

DMA操作方式主要通过单字节方式、连续方式、恳求方式三种方式。操作类型：数

据传送、数据校验、数据检索。

Cache是高速缓冲存储器（简称快存），是为了解决CPU和主存之间速度不匹配问题

而设置的。

建立高速缓冲存储器理论依据是程序访问的局部性。

常用的地址映射方式有直接映射、全相联映射、组相联映射三种。

地址映射是用来确定虚和实之间的规律关系。

信息在总线上有三种传送方式有三种分别为：串行传送；并行传送；并串行传送。

对存储器的要求是容量大，速度快,成本低为了解决这三方面的冲突，计算机采纳多

级存储和体系结构。

存储器的技术指标主要有存储容量、存取时间、存储周期和存储器带宽。

CPU能直接访问Cache和内存，但不能直接访问外存。

计算机存储系统一般指CPU内的寄存器、Cache,主存、外存、后备存储器等五个层

次。

主存储器和CPU之间增加Cache的目的是解决CPU和主存之间的速度匹配问题。

存储周期是指为存储器进行连续读和写操作所允许的最短时间间隔。

DRAM存储器的刷新一般有集中式、分散式和异步式三种方式，之所以刷新是由于有

电荷泄露、需要定期补充。

虚拟存储器指的是主存-外存层次，它给用户供应了一个比实际空间大得多的虚拟地

址空间。

存储程序并按地址挨次执行，这是冯诺依曼型计算机的工作原理。

层次化存储体系涉及到主存、辅存、Cache和寄存器，按存取时间由短至长的挨次是

寄存器,Cache,主存,皆存。

静态存储单元是由晶体管构成的双稳态电路，保证记忆单元始终处于稳定状态，存储

的信息不需要刷新（或恢复）。

三级存储器系统是指高缓、内存、外存。

在计算机系统中，地址总线的位数打算了内存储器最大的可寻址空间。数据总线的位

数与它的工作频率的乘积正比于该总线最大的输入/输出力量。

静态存储器是由晶体管构成的：双稳态电路，存储器的住处不需要：刷新

建立高速缓冲的理论依据是：程序访存的局部性原理

Cache是一种：SRAM存储器

DMA操作主要采纳：停止CPU访问主存、周期挪用、DMA与CPU交替访问

推断题

8421码就是二进制V

只要运算器具有加法器和移位功能，再增加一些掌握规律，计算机就能实现各种算数

运算V

CPU访问存储器的时间是由存储器容量打算的，存储器容量越大访问存储器就需的时

间越长X

一般状况下,ROM和RAM在存储体中是统一编址的V

扩展操作码是一种优化技术，它使操作码的长度随地址码和削减而增加，不同地址的

指令可以具有不同长度的操作码V

RISC的主要设计目标是削减指令书，降低软硬件开销V

与微程序掌握器相比，组合规律掌握器的速度较快V

在CPU中，译码器主要用在运算器中选择多路输入数据中的某一路数据送到ALUX

组成总线不仅要有传输信息的传输线，还应有实现总线传输掌握的器件，既总线缓冲

器和总线掌握器V

全部的数据传送方式都必需由CPU掌握实现X

CPU在响应中断后可以马上响应更高优先级的中断恳求X

为了保证中断服务程序执行完毕以后，能正确返回到被中断的断点连续执行程序，必

需进行现场保存操作V

掌握存储器是用来存放微程序的存储器，它应当比主存储器速度快V

DMA设施的中断级况比其他外设高，否则可能引起数据丢失V

打算计算机计算精度的主要技术指标一般是指计算机的字长。V

计算机"运算速度”指标的含义是指每秒钟能执行多少条操作系统的命令。X。"运算

速度"指标的含义是指每秒钟能执行多少条指令。

采用大规模集成电路技术把计算机的运算部件和掌握部件做在一块集成电路芯片上,

这样的一块芯片叫做单片机。X。计算机的运算部件和掌握部件做在一块集成电路芯片上，

这样的一块芯片叫做微处理器。

某R进位计数制，其左边1位的权是其相邻的右边1位的权的R倍。V

在计算机中，所表示的数有时会发生溢出，其根本缘由是计算机的字长有限。V

流水线中相关总是指在一段程序的相邻指令之间存在某种关系，这种关系影响指令的

并行执行V

对一个并行寄存器来说只要始终脉冲到来，便可以从输出端同时输出各位数据X

DMA掌握器和CPU可以同时使用总线X

在浮点运算起中阶码部件可实现加减乘除四则运算X只有加减

中断屏蔽技术是用中断屏蔽寄存器对中断恳求线遂行屏蔽掌握，因此只有多级中断系

统才能采纳中断屏蔽技术X

（全部正确描述）

在微型计算机宽阔领域中，会计电算化属于计算机数据处理方面的应用。

计算机的内存储器是由RAM和ROM两种半导体存储器组成。

使用微机的过程中突然断电，RAM的保存信息会丢失ROM的保存信息不受影响。

半导体ROM是一种非易失性存储器。

一般状况下，RAM和ROM在存储体中是统一编制的。

静态RAM和动态RAM是一种易失性存储器。

Cache的功能全部由硬件实现.

和主存统一编制，即在空间的某一部分属于错中字块保存的

CacheCacheoCache

是主存中相应字块的副本，Cache是一种缓冲,而不是与主存处于同等地位的存储器，故

不需要占用主存空间。

DMA掌握器和CPU不能同时使用总线。

CPU响应DMA恳求后CPU内部寄存器的内容不会被破坏。

打算计算机计算精度的主要技术指标是计算机的字长。

三态门是靠允许/禁止输出端上加入规律1或者规律0和高阻抗状态。大多数微型计算

机的总线由地址总线数据总线掌握总线完成。

对外设的统一编制是给每一个外设至少设置一个地址码。

外部设施中断不能马上得到CPU的响应。

计算机运算速度的重要指标，是每秒执行多少条指令。

DMA只能是用于主存与外设之间数据交换方式。

一个更高优先级的中断恳求不肯定中断另一个中断处理程序的执行。

（当Cpu处于关中断状态或者更高级的中断源被屏蔽，不能中断）

一个通道可以连接多个掌握器，而一个掌握器又可以连接若干台同类型的外部设施。

组成总线不仅要有传输信息的传输线，还应有实现总线传输掌握的器件，即总线缓冲器

和总线掌握器。

大多数微型机的总线由地址总线、数据总线、掌握总线组成，因此，他们是三总线类

型。（他们三者是指总线的类型，不是指总线的结构1

磁带存储器是纪录数字信号的设施。不是模拟信号的设施。

输入输出设施的寻址方式是统一编制和独立编制。

DMA设施的中断级况比其他外设高，否则可能引起数据丢失。

一旦中断恳求消失,CPU必需执行完当前指令后,才可以转去受理中断。

在各种数据磁纪录方式，改进是调频制的纪录密度最高。

键盘属于输入设施，但显示器上显示的内容既有机器的输出结果，又有用户通过键盘

输

入的内容，所以显示器既是输入设施，又是输出设施

答案：错，显示器无论是输出机器的结果还是输出键盘输入的内容均是向用户输出信

息，所以显示器应属于输出设施

在多重中断系统中，cpu响应中断后可以马上响应更高优先级的中断恳求。

（在爱护断点和现场和开中断之前不会马上响应）

28、中断级别最高的不肯定是不行屏蔽中断。（与设计有关8086/8088内部中断就高）

为了保证中断服务程序执行后能正确的返回到被中断的程序断点处连续执行程序，必

需现场爱护。

Cpu响应中断时暂停当前程序的运行，自动转去执行中断服务程序。

关中断是允许中断触发器EINT=0,CPU不允许响应任何中断。

CPU响应中断后不是由用户通过关中断指令置0允许中断触发器，而是由硬件（中断

隐指令）自动完成。

中断方式一般适合随机消失的服务。

CPU访问存储器的时间是由存储体的容量打算的，存储容量越大,访问存储器所需的时

间越长。（主存是随机存储器，访问时间一样与容量无关）

简答题

P93字、位扩展

冯诺依曼计算机的主要设计思想是什么，它包括哪些组成部分？

答:冯诺依曼型计算机的主要设计思想是:采纳存储程序的方式，编好的程序和数据存

放在同一个存储器中，计算机可以在无人干预的状况下自动完成逐条取出指令和执行指令

的任务；在机器内部，指令和数据均采纳二进制码表示，指令在存储器中按挨次存放。其

主要组成部分有：运算器、掌握器、存储器、输入输出设施，以及总线。

存储器系统的层次结构可以解决那些问题，实现存储结构的先决条件是什么，用什么

度量？

答：存储器层次结构可以提高计算机存储系统的性能价格比，即在速度方面接近最高

级的存储器,在容量和价格方面接近最低级的存储器。实现存储器层次结构的先决条件是

程序局部性，即存储器访问的局部性是实现存储器层次结构的基础。其度量方法主要是存

储系统的命中率，由高级存储器向低级存储器访问数据时，能够得到数据的概率。

为什么要有cache?

主存把CPU要访问的信息提前送到缓存，避开CPU与10设施争抢访存，削减空等提

高效率；解决CPU与主存速度不匹配的问题

主存与Cache之间为什么要建立地址映射，请简述三中不同的地址映射？

与主存容量相比，Cache的容量很小，它保存的内容只是主存内容的一个子集。为了

把主存块放到Cache中，必需应用某种方法把主存地址定位到Cache中，称作地址映射。

地址映射方式有全相联方式、直接方式和组相联方式三种：

全相联映射方式：将主存的一个块映射到Cache中的任意一块上。

直接映射方式：一个主存块只能映射到Cache的一个特定位置上去。

组相联映射方式：将Cache分成u组，每组v块，主存块存放到哪个组是固定的，至

于存到该组哪一块则是任意的。主存地址格式P120

CPU对DAM恳求和中断恳求的响应时间是否一样，为什么？

答：响应时间不同。CPU响应DMA方式在指令周期的任一存取周期结束时，响应中

断在指令执行结束时。缘由：采纳DMA方式交换数据，数据输入输出的速度很快，CPU

必需以更短的时间查询和响应，否则数据丢失。

DMA交换数据三种方法：停止CPU访问主存、周期挪用、DMA与CPU交替访问

工作过程：预处理、数据传送、后处理

DMA与中断方式比较：

1.从数据传送看，中断靠程序传送，DMA靠硬件传送

2.中断有处理特别的力量,DMA没有，主要用于大批数据的传送

3.从CPU响应时间看，中断在一条指令执行结束时响应，DMA可在指令周期内任一

存取周期结束时响应

4.中断方式中断现行程序需爱护现场，DMA不用

5.DMA优先级比中断高

为什么要把存储系统细分为若干个级别，目前微机的存储系统主要有哪几级存储器，

是如何分工的？

答：为了解决存储容量、存取速度和价格之间的冲突，通常把各种不同存储容量、不

同存取速度的存储器按肯定的体系结构组织起来，形成一个统一整体的存储系统。目前微

机中最常见的是三级存储系统。

主存储器可由CPU直接访问,存取速度快但存取容量小，一般用来存放当前正在执行

的程序和数据。

帮助存储器设置在主机外部，它的存储容量大，价格较低，但存取速度较慢，一般用

来存放临时不参加运行的程序和数据，CPU不能直接访问帮助存储器。

当CPU速度很高时为了使访问存储器的速度能与CPU的速度匹配又在主都口CPU

之间增设了一级cache,它的读写速度比主存更快，但容量更小，用于存放当前正在执行

的程序中的活跃部分的副本，以便快速的向CPU供应指令和数据。

三级存储系统最终的效果是：速度接近于cddie的速度，容量是辅存的容量，每位的

价格接近于辅存。

计算机存储系统分为哪几个层次？每一层采纳的存储介质主要是什么？其存储容量和

存取速度的相对关系如何？

缓存-主存、主存-辅存

数据总线在一个总线周期中并行传送64位数据，总线时钟频率是100MHZ,总线宽

度是多少？64/8=8B8Bxl00MHZ=800MB/s

CPU包括哪几个工作周期，每个周期分别的作用是什么？

答：CPU包括取指、间址、执行、中断四个工作周期

取指周期作用：取出指令并将其存放在IR寄存器中

间址周期作用：完成取操作数有效地址的任务

执行周期作用：依据不同的指令完成不同的微操作

中断周期作用：在执行周期结束后，CPU要查询是否有恳求中断的大事发生，若有则

转入中断周期。在中断周期，由中断隐指令自动完成爱护断点、查找中断服务程序入口地

址以及硬件关中断的操作。

完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。（P59）

①申请安排阶段：由需要使用各总线的主模块（或主设施）提出申请，经总线仲裁机

构打算下一传输周期的总线使用权授于某一申请者。（主模块申请，总线仲裁打算）

②寻址阶段：取得了使用权的主模块通过总线发出本次要访问的从模块（或从设施）

的地址及有关命令，启动参加本次传输的从模块。（主模块向从模块给出地址和命令）

③传数阶段：主模块和从模块进行数据交换，数据由源模块发出，经数据总线流入目

的模块。（主模块和从模块交换数据）

④结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。（主模块撤消

有关信息）

请简述Cache的基本工作过程。

答当CPU读取主存中一个字时便发出此字的内存地址到Cache和主存。此时Cache