数字系统设计基础实验报告

PAGEPAGE8数字系统设计基础实验实验报告（注：正文共14页）作者：计算机学院030311班姓名：芮江学号：03031068完成日期：2005-06-26实验一基本逻辑门电路实验一.基本逻辑门电路性能（参数）测试（一）实验目的1.掌握TTL与非门，与或非门和异或门输入与输出之间的逻辑关系。2.熟悉TTL中，小规模集成电路的外形，管脚和使用方法。（二）实验所用器件 1.二输入四与非门74LS001片2.二输入四或非门74LS021片（三）实验内容1.测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。2.测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。（四）实验接线图及实验测试1.测试74LS00逻辑关系输入输出引脚1引脚2引脚3LL1LH1HL1HH0

结论：一个与非门当两个输入为高电平时输出为低电平，其它输入时输出为高电平。2.测试74LS86逻辑关系输入输出引脚1引脚2引脚3LL0LH1HL1HH0结论：一个异或门当有两输入不同时，输出为高电平，当两输入相同时，输出为低电平。二．TTL，HC和HCT器件的传输特性（一）实验目的掌握TTL，HCT和HC器件的传输特性掌握万用表的使用方法。（二）实验器件和仪表1.六反相器74LS04片2.六反相器74LC04片3.六反相器74LHCT04片4.万用表（三）实验内容1.测试TTL器件74LS04一个非门的传输特性2.测试HC器件74HC04一个非门的传输特性3.测试HCT器件74HCT04一个与非门的传输特性（四）实验接线图及实验结果1.实验接线图如图２.输出无负载时74LS04、74HC04、74HCT04电压传输特性测试数据输入Vi（V）输入V0（V）74LS0474HC0474HCT040.04.284.924.920.24.164.914.900.44.084.904.910.64.014.911.120.83.764.900.631.02.524.880.421.20.084.910.021.40.064.900.011.60.064.890.011.80.074.890.002.00.074.900.002.20.082.480.002.40.072.320.002.80.060.010.003.20.060.010.003.60.060.010.004.00.060.010.004.40.070.010.004.80.060.010.005.00.060.010.00３.按测试结果给出输出无负载时74LS04、74HC04和74HCT04电压传输特性曲线，并与下图比较。比较结果基本吻合。三、逻辑门控制电路用与非门和异或门安装如图1.8（a）所示的电路。检验它的真值表。实验二组合逻辑电路部件试验一．试验目的：掌握逻辑电路设计的基本方法；掌握EDA软件工具MAX+PlusII的原理图输入方法；掌握MAX+PlusII的逻辑电路编译、波形仿真的方法实验内容：内容：3-8译码器（74LS138）的波形仿真器件：3-8译码器3-8译码器原理图3-8译码器波形图2、设计一个2-4译码器（功能要求见真值表）2-4译码器真值表输入输出EA1A2Q0Q1Q2Q3I∮∮11110000111011011101101111110表中E为允许使能输入端，A1、A2为译码器输入，Q0、Q1、Q2、Q3分别为输出，∮是任意状态。2-4译码器原理图2-4译码器波形图3、设计并实现一个4位二进制全加器（1）二进制全加器原理：两个n位二进制数相加的加法运算电路是由一个半加器和（n-1）个全加器组成。它把两个n位二进制数（A,B）分别作为输入信号。产生一个(n+1)位二进制数作它的和数（Cn-1,S）。一个n位二进制加法器的方框图如下图所示。图中A和B是用来相加的两个n位输入信号，Cn-1,Sn-1,Sn-2,……S2,S1,S0是它们的和数。在该电路中对A0和B0相加用一个半加器，对其它位都用全加器。如果需要，串接这些电路以扩充相加的为数，那么它的第一级也必须是全加器。下图表示用全加器实现的加法器电路。Cn-1Sn-1Sn-2S2S1S0加法器……加法器二进制加法器原理图……AnAn-1A1A0BnA输入信号B输入信号下面是全加器的n位二进制加法原理图：Cn-1Sn-1Cn-2Sn-2C1S1C0S0C-1C-1Bn-1Bn-2B1A1B0A（2）实验步骤：①设计1位二进制全加器，其逻辑表达式如下：Sn=Aneq\o\ac(○,+)Bneq\o\ac(○,+)Cn-1Cn=AnB0+Cn-1(Aneq\o\ac(○,+)Bn)An是被加数，Bn是加数，Sn是和数，Cn是向高位的进位，Cn-1是低位的进位。利用1位二进制全加器构成一个4位二进制全加器，进行仿真。设计的原理图如下：编译，进行波形仿真，得到如下波形:实验三时序电路设计一．实验目的1．掌握RS触发器、D触发器、JK触发器的工作原理。2．学会正确使用RS触发器、D触发器、JK触发器。二．实验内容用74LS00构成一个RS触发器。给出R、S波形序列，进行波形仿真，说明RS触发器的功能。RS触发器原理图RS触发器波形图D触发器DFF（或双D触发器74LS74中一个D触发器）功能测试。D触发器的输入端口CLR是复位或清零，PRN是（置位）；给定D（数据）、CLK（时钟）波形序列，进行波形仿真，记录输入与输出Q波形。说明D触发器是电平触发还是上升沿触发，分析原因。D触发器原理图如下：D触发器波形图JK触发器JKFF（或双JK触发器74LS73、74LS76中一个JK触发器）功能测试与分析。JK触发器输入端口CLR是复位端，PRN是置位端，CLKS是时钟。给出CK，J，K的波形，仿真JK触发器的功能，说明JK触发器的CLK何时有效。D触发器原理图结论：D触发器74LS74是上升沿触发，JK触发器74LS73是下降沿触发。4．异步计数器异步计数器是指输入时钟信号只作用于计数单元中的最低位触发器，各触发器之间相互串行，由低一位触发器的输出逐个向高一位触发器传递进位信号而使得触发器逐级翻转，所以前级状态的变化是下级变化的条件，只有低位触发器翻转后才能产生进位信号使高位触发器翻转。1）计数器单元电路仿真a）用74LS93构成一个2位十六进制计数器，并进行波形仿真。2位十六进制计数器原理图2位十六进制计数器波形图5.自循环寄存器（1）用D触发器DFF（或74LS74）构成一个四位自循环寄存器。方法是第一级的Q端接第二级的D端，依次类推，最后第四级的Q端接第一级的D端。四个D触发器的CLK端连接在一起，然后接单脉冲时钟。（2）对设计的电路建立相应的波形仿真文件，进行波形仿真。将触发器Q0置1（即PRN0输入一个负脉冲），Q1、Q2、Q3清0（即CLR1、CLR2、CLR3输入一个负脉冲）。（3）进行器件编程（定义自循环寄存器的输入/输出引脚号）。（4）连线验证所设计电路的正确性预置初始状态（与波形仿真相同），自循环寄存器的PRNi和CLRi端连接到开关的电平输出插空，输入端CLK引脚连接到实验系统的单脉冲输出插孔，输出端Q0、Q1、Q2、Q3连接到LED显示灯。由时钟CLK输入端输入单脉冲，观察并记录Q0、Q1、Q2、Q3的状态变化。自循环移位寄存器原理图自循环移位寄存器波形图实验四：基于VHDL的基本逻辑电路设计一.实验目的：1.学会使用VHDL语言设计数字电路单元的方法。2.掌握对VHDL语言设计的数字单元电路的调试，波形仿真的方法。二.实验内容：依据实验内容的要求，编写实现实验电路功能的VHDL语言程序。利用EDA工具MAX-PLUS1的文本输入法，输入，编辑，编译VHDL语言的工程文件：建立相应仿真波形文件，进行波形仿真，记录仿真波形，输入与输出波形的时延差;分析设计电路的正确性。用VHDL语言设计一个模六计数器。代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYEDA_COUNT6ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;qa,qb,qc,cout:OUTSTD_LOGIC);ENDEDA_COUNT6;ARCHITECTUREbehaveOFEDA_COUNT6ISsignalnext_count:STD_LOGIC_VECTOR(3DOWNTO0);BEGINCOUNT_PROC:PROCESS(clk,clr)BEGINIFclr=’0’next_count<=”0000”ELSIF(clk‘EVENTANDclk=’1’CASEnext_countISWHEN“0000”=>next_count<=”0001WHEN“0001”=>next_count<=”0010WHEN“0010”=>next_count<=”0011WHEN“0011”=>next_count<=”0100WHEN“0100”=>next_count<=”1101WHEN“1101”=>next_count<=”0000WHENOTHERS=>next_count<=”0000”ENDCASE;ENDIF;qa<=next_count(0);qb<=next_count(1);qc<=next_count(2);cout<=next_count(3);ENDPROCESS;ENDbehave;经过编译后，得到的功能波形如下：设计电路图如下：将本电路下载到实验板上，通过操作时钟脉冲，可以看到数码管从0到5的变化。实验五数子系统设计综合实验一.实验目的：通过实验使学生掌握数字系统电路的设计、调试及系统组装的方法，提高学生的数字系统电路的综合设计能力和实验技能。二.实验内容：充分利用数字电路实验系统提供的各种硬件资源，利用VHDL语言（或VHDL语言与组合逻辑图元结合）设计所需电路，完成数字电路设计与设计电路的功能检测。具体内容：设计一个秒表，即一个模60的计数器。实验器件：7490、74157、7448、74138，还要用到以前做的模6计数器counter6.基本思路：用模6计数器作为高位，模10计数器作为低位，通过数据选择器在数码管上交替显示从0到59不同的数码。下面是设计的电路原理图下载到实验板上调试，通过手动控制脉冲信号，可以看到数码管从00到59一次循环显示数码。心得体会：刚开始从7490得QD到COUNTER6的CLK直接连上了，没有考虑到器件是时钟信号上升