模拟集成电路设计 课件 第2章 CMOS元器件及其模型

1第2章CMOS元器件及其模型22.1CMOS(NMOS/PMOS)2.2双极型晶体管（与CMOS工艺兼容）2.3二极管2.4电阻（无源电阻）2.5电容2.6低压/中压/高压混合电压工艺第2章CMOS元器件及其模型32.1CMOS(NMOS/PMOS)

CMOS：ComplementaryMetal-OxideSemiconductor

互补金属-氧化物半导体4

2.1.1CMOS的基本结构（NMOS）NMOS模拟电路（四端器件）数字电路（三端器件，衬底默认接地）5

CMOS的基本结构（PMOS）PMOS模拟电路（四端器件）数字电路（三端器件，衬底默认接VDD）6

CMOS的特点Gate-Source间无直流电流通路，功耗低，输入电阻高，这是CMOS与Bipolar的主要区别（CMOS是压控器件，且只有一种载流子参与导电，Bipolar是电流控制器件，且同时有两种载流子参与导电）；NMOS的衬底接电路中最低电位，通常PMOS的衬底接电路中最高电位，以保证所有源区/漏区与衬底间的pn结被反偏，防止产生流入衬底（Bulk/Substrate）的漏电流；CMOS的所有导电机能均发生在栅氧化层的下面（衬底表面）区域；Drain与Source在物理构造上无区别，完全对称。但为了电路设计上的方便，通常把提供载流子的一端称为源极(Source)，而把收集载流子的一端称为漏极(Drain)。NMOS中连接低电压的端子为源极（载流子为电子），PMOS中连接高电压的端子为源极（载流子为空穴）。7

2.1.1CMOS的基本结构（续）NMOS与PMOS制作在同一p型衬底上（n阱工艺）：所有的NMOS具有同一p型衬底，接电路中最低电位（通常接地）。PMOS处于各自独立的n-well中，n-well（即PMOS的衬底）可接任何正电位。在大多数电路中(例如数字电路)，n-well与最正的电源（VDD）相连接。Salicide（硅化物）用于减小D、G、S、B区的接触电阻。在衬底(B)端，Salicide与n+

或p+形成欧姆接触，以消除肖特基二极管效应（金属与轻掺杂的n或p型半导体直接接触时产生）。

8

肖特基二极管的形成原理金属与轻掺杂的n或p型半导体直接接触时产生肖特基二极管效应9

CMOS的详细构造FOX(field-oxide，场氧)，SiO2，用于电气上隔离CMOS器件（器件的四周均被FOX包围）。Contact（接触孔）DrainSourceGate

尽可能用多个Contact，以减小接触电阻，使电流均匀分布。另外对防止Latch-up也有好处。为了提高可靠性，多晶硅栅的Contact不放置在栅区域上面。10

沟道阻断注入阈值电压很大（场氧层较厚）的寄生NMOS进一步提高寄生NMOS的阈值电压（注入P+），防止导通11

CMOS的详细构造（续）

CMOS工艺发展方向（摩尔定律）：按比例逐渐减小Lmin（特征尺寸）与tox(tox≈Lmin/50)，其带来的好处是（主要针对数字电路）：减小了芯片面积（W也可按比例同时减小）随着tox减小，导通阈值电压Vth

将减小，可提高电路动作速度由于耐压降低，电源电压降低，导致充放电动态功耗减小在模拟电路中，当工艺确定后，可调整W/L获得所要求特性。CMOS工艺的特征尺寸与供电电压的关系12CMOS的版图设计PMOSNMOS13

CMOS的版图设计CMOS管的尺寸W和L由电路设计决定，源区和漏区的长度E由版图设计规则确定。为了提高其工作可靠性和制造良品率，多晶硅栅的接触孔不设置在栅极区域（导电沟道）的上面。14CMOS的详细构造NMOSPMOS15

CMOS的制造过程从轻掺杂的p型衬底（或p型外延层）材料出发P-substrate

CMOS工艺通常采用p型衬底的原因是：在系统应用中，p型衬底可以接地（0）电位。如采用n型衬底，则需接正电位（VDD）。用于制作衬底的单晶硅片的纯度在9N（99.9999999%）-11N(99.999999999%)左右16CMOS的制造过程n阱和p阱的形成，在n阱中制作PMOS，在p阱中制作NMOSn型注入和扩散p型注入和扩散17CMOS的制造过程场氧（SiO2）注入，以使管子或区域间实现电气隔离场氧（SiO2）18CMOS的制造过程

阈值电压调节注入：由p阱和n阱形成的NMOS和PMOS管的阈值电压分别约为0V和-1.2V，为此，需要给导电沟道（衬底表面）注入p型杂质，以提高NMOS的阈值电压，并降低PMOS的阈值电压（绝对值）。注入p型杂质19CMOS的制造过程在导电沟道的上面形成薄的栅氧化层（SiO2）以及多晶硅栅（Polysilicon）薄的栅氧化层（SiO2）多晶硅栅（Polysilicon）20CMOS的制造过程同时，进行n+和p+注入，形成D、S、B区形成氧化物(SiO2)侧墙（sidewall），防止后续添加硅化物时引起G-D和G-S短路21CMOS的制造过程在D，G，S，B上面形成硅化物（Salicide），以降低接触电阻22CMOS的制造过程在CMOS器件（有源层）上面制作一层SiO2（绝缘层）,将有源层覆盖，以实现有源层和第1层金属之间的电气隔离。SiO223CMOS的制造过程

制作第一层金属（铝或铜）以及接触孔（contact），并制作中间隔离氧化层（intermediateoxidelayers：SiO2）钨插塞

24CMOS的制造过程

制作第2层金属以及两层金属之间的连接通孔（Via），并制作中间隔离氧化层（intermediateoxidelayers：SiO2）25

CMOS的制造过程钝化层（留有PAD开窗）制作顶层金属（Topmetal-通常用作电源线）以及钝化层（起保护作用）26

CMOS的制造过程CMOS器件制造中需要的掩膜版（MASK）MASK是用石英玻璃（纯SiO2）制成的均匀平坦的薄片，表面上淀积一层很薄的金属铬（Cr）使表面光洁度更高。MASK的图形大小是晶圆上实际图形大小的5倍，在生产过程中，光刻机可以通过一个5:1的缩小镜头将MASK上的图形投射到晶圆上。芯片制造中所需MASK张数与版图设计中的层数基本对应，CMOS工艺通常需要20~30张MASK，每张MASK的制造费用约2000~3000美元。工艺越微细，需要的MASK数越多、制造价格也越高。芯片研发期间，为了节省流片费用（MASK占主要部分），通常采用MPW方式。只有当芯片产品定型后，采用工程批流片。27

CMOS器件制造中的光刻原理CMOS的制造过程

光刻技术是利用光学-化学反应原理和化学、物理刻蚀方法，将集成电路的版图设计图案投影到晶圆（Wafer）上。首先在晶圆上涂上一层耐腐蚀的光刻胶，随后让强光通过一块刻有版图图案的镂空掩模（Mask）照射在晶圆上。被照射到的部分光刻胶会发生变质。然后用腐蚀性液体清洗硅片，变质的光刻胶被除去，露出下面的晶圆，而未被照射的光刻胶下面部分不会受到影响。随后，进行粒子沉积、掩膜、刻线等操作（利用不同的Mask），直到最后完成晶圆的加工。28

2.1.2CMOS的动作原理（截止区:Cutoffregion）截止区:VGS=0andVDS=0

NMOS管的p型衬底与漏/源区之间可以看做是两个背对背的pn结，电流IDS=0。NMOS29

CMOS的动作原理（截止区:Cutoffregion）截止区:VGS=0~VTHandVDS=0

随着VGS增大，与栅氧化层接触的p型衬底表面只有耗尽层（p型衬底表面中的空穴被正电压驱赶走而留下负离子，负离子不导电，同时负离子排斥自由电子），无导电沟道形成。由于中间二个反向偏置pn结的存在，电流IDS=0。NMOS30CMOS的动作原理（深度线性区:deeplinearregion）深度线性区:VGS>VTHandVDS>0（Vds较小）

在正电压VGS作用下，SiO2下面出现反型层（p型衬底中的自由电子被正电压吸引到表面上来），即形成导电沟道，将S和D连通，电流IDS>0。IDS受VGS

和VDS

的控制。随着VGS

增加，导电沟道深度变深，IDS增加。同时导电沟道表现出电阻的性质（IDS随VDS

线性增加）。均匀导电沟道31

CMOS的动作原理（线性区:linearregion）线性区:VGS>VTHandVDS<(VGS-VTH)

当漏-源极之间加上正电压VDS后，由于导电沟道存在一定的电阻，源-漏极之间的导电沟道上产生电压差，从源极的零电位逐渐升高到漏极的VDS，导致栅极与p型衬底表面各点之间的电压差将沿着源-漏极方向逐渐减小。由于栅极吸引p型衬底中的自由电子能力沿着源-漏极方向逐渐减弱，此时形成的导电沟道则不像深度线性区时那样均匀，而是导电沟道的宽度从源极到漏极逐渐减小，呈锥形形状。但只要漏-源电压满足VDS<(VGS-VTH)，即VGD>VTH，则导电沟道仍然是连续的，因而继续表现出电阻的性质，管子工作在线性区。

（VGD>VTH）32CMOS的动作原理（饱和区:Saturationregion）饱和区:VGS>VTHandVDS>(VGS-VTH)（VGD<VTH）

当VDS>(VGS-VTH)时，在靠近漏极端处，栅极和p型衬底表面之间的电势差小到不足以支持形成反型层，导致导电沟道在靠近漏极一端被夹断(夹断临界条件:VGD=VTH)，并随着VDS增加导电沟道逐渐缩小。但在漏极正电压作用下，电子漂移机能使电流继续流通。但电流几乎不再随VDS增加而增大，基本保持恒定（加在导电沟道两端的电压基本固定在VGS-VTH）。此时VDS电压增加的大部分降落在夹断区。电流只受VGS控制（VGS增大，导电沟道变深）。33

电压-电流特性（NMOS）VGS(V)VTH34

阈值电压（Thresholdvoltage)

在p型衬底的表面形成导电沟道（反型层）时所对应的栅-源电压称为阈值电压。NMOS管的阈值电压通常定义为p型衬底表面的自由电子浓度等于其空穴浓度时的栅极电压。影响阈值电压的两个重要参数是p型衬底的掺杂浓度Nsub和单位面积的栅氧电容值Cox，由于Cox与栅氧化层的厚度tox成反比，因此减小栅氧化层的厚度可减小阈值电压（摩尔定律）。在导电沟道区注入p+或n+型杂质，可调整阈值电压大小（耗尽型管注入n+

）

35

CMOS的二级效应体效应系数(Bodyeffect)(当VSB≠0)NMOS:

Vth0:当VSB=0时的阈值电压

r:Body-effectconstant（典型值=0.4V1/2）

2ФF:典型值=0.6VPMOS:

r:Body-effectconstant（典型值=-0.5V1/2）

2ФF:典型值=0.75VVSB>0VBS>0体效应:随着VSB或VBS的增加，阈值电压Vth（绝对值）增大。这是由于VSB或VBS的增加导致耗尽层变得更宽、形成反型层所需要的VGS电压更大。36

产生体效应的物理原因

当VB越来越“负”时，更多的空穴将被吸引到衬底电极，而在p型衬底的表面留下更多的负电荷（负离子），使耗尽层变宽。由于耗尽层电荷的增加，导致形成反型层的阈值电压升高（负离子阻止自由电子向p型衬底的表面移动）。

VSB>037

CMOS的二级效应沟道长度调制效应

在饱和区，随着VDS的增加，导电沟道的实际长度逐渐减小(L→L')，IDS相应增大，这一效应称为沟道长度调制效应。管子的L尺寸愈大，沟道长度调制效应愈小。

物理含义：由于导电沟道的实际长度减小，其沟道的等效电阻也减小，另外由于导电沟道两端的电压在饱和区基本维持不变（增加的VDS电压全部降落在夹断区），从而引起漏极电流增大。令∆L/L=λVds,则λ=(∆L/L)/Vds∝1/L（与L成反比）∆L：导电沟道缩小量，有效沟道长度L'=L-∆L,1/L'=(1+λVds)/Lλ—沟道长度调制系数38

沟道长度调制效应随着栅长L的增加，沟道长度调制效应减轻（ID~VDS曲线的斜率变小），但漏极电流相应减小，为了保持同样的漏极电流必需相应增大栅宽W（即保持管子的宽长比W/L不变）。

左图中给出了0.25umCMOS工艺条件下λ随L的变化曲线。可以看出，当L大于0.5um（=2Lmin）时λ趋于平缓变化。因此，在模拟CMOS电路中，通常不使用工艺允许的最小栅长Lmin，以减小λ值，提高放大器的增益（通过提高rds）。通常取L=(4~8)Lmin。39

大信号特性（数学模型，非截止区）深度线性区：线性区：饱和区：VDS(V)IDS(mA)线性电阻：VGS>VTHNMOS40

大信号特性（数学模型，非截止区）深度线性区：线性区：饱和区：线性电阻：VSG>|VTHP|PMOSVSD<VSG-|VTHP|=VeffPVSD>VSG-|VTHP|=VeffPVSD<<2(VSG-|VTHP|)上式中，Vgs,Vthp,Vds，λ均小于0VDS>VGS-VTHVDS<VGS-VTHVDS>>2(VGS-VTH)VGS<VTHP41

大信号特性说明μp：空穴的迁移率，μn：电子的迁移率，μp=(1/2~1/4)μn

，NMOS比PMOS具有较大的电流驱动能力（相同尺寸情况下）。为什么？(VGS-VTH)称为过驱动电压或有效电压（超过阈值电压VTH部分的VGS电压）。Veff≡VGS-VTH（电路设计时的重要参数）CMOS管子在数字电路中工作在截止区或线性区（静态时），而在模拟电路中通常工作在饱和区（为了获得最大跨导）。模拟电路中，工作在线性区的CMOS管子使用场合:模拟电子开关（传输门）上拉电阻，下拉电阻有源电阻（相位补偿等用）42

工作在线性区的CMOS管使用场合模拟电子开关（传输门）：导通时Ron≈0，截止时处于高阻状态。上拉电阻下拉电阻默认芯片PAD端为高电平（悬空时）默认芯片PAD端为低电平（悬空时）NMOSPMOSVGS=VDDVin

≈

Vout43

CMOS模拟开关（传输门）

如果适当的调整两个管子的尺寸参数，使得KN=KP，那么CMOS传输门的导通电阻就与输入电压无关。CMOS传输门的导通电阻的变化要比单管模拟开关小的多。NMOSPMOSVGS=VDDVin

≈

Vout44上拉电阻的动作原理1）PAD悬空：当电路启动时，由于等效电容C两端电压VC为0，上拉管饱和导通（VDS=VDD），给电容C充电，VC逐渐上升。当VC接近VDD时，上拉管进入深度线性区（VDS=0，IDS=0，截止状态），电流变为0，同时PAD处于高电平。2）当从外部强制给PAD加入低电平信号时，强迫电容C放电，PAD处于低电平。此时，上拉管饱和导通，对地有导通电流。电容C是PAD端的等效电容，包括PAD端的寄生电容与内部电路的输入电容。VSG=VDD45

CMOS的小信号模型（饱和区）（沟道长度调制效应）（体效应）（Vgs与Id之间的跨导，反映电压控制电流能力）ΔId由ΔVgs，ΔVds和ΔVsb共同形成，但ΔVgs为主因。46

工作在饱和区的gm特性在饱和区：（１）（２）（３）（１）（２）（３）gm随Id增大gm随Id增加而增大如果Id不变，Vgs-Vth增加，则W/L减小（更多），gm减小。47

工作在饱和区的gm特性如果Id不变，Vgs-Vth增加，则W/L减小（减小量更多），因此gm减小。如果Id不变，W/L增加，则Vgs-Vth减小（减小量较小），因此gm增大。在Id一定的前提下，增加W/L，并相应减小(Vgs-Vth)，可使gm增大（见下页）。48

工作在饱和区的gm特性在Id一定的前提下，增加W/L，并相应减小(Vgs-Vth)，可使gm增大。为了减小短沟道效应的影响，也应尽可能设置较小的过驱动电压Veff

49

2.1.3CMOS的寄生电容(饱和区)VGS>VTHVSB>0VGD<VthNMOS50

反向偏置pn结的耗尽电容

当pn结两端所加电压（不论正向或反向偏置）发生变化时，空间电荷区（耗尽层）的宽度也将随之而改变，即耗尽层中储存的电荷量随外加电压的变化而变化，这种现象类似于电容器的充放电过程。耗尽层中所产生的这种电容效应，称之为耗尽电容。它是一个非线性电容，其电容值与结面积、耗尽层宽度（pn结两侧的掺杂浓度）以及外加电压等有关。V2>V151

反向偏置pn结的耗尽电容V2>V1→L2>L1

反向偏置pn结的小信号耗尽电容:

耗尽层的宽度还取决于pn结两侧的掺杂浓度。重掺杂pn结具有窄的耗尽层(耗尽电容大)，而轻掺杂pn结具有宽的耗尽层(耗尽电容小)

。

Vd:pn结的反偏电压Φ0:pn结的内建电势Cj0：偏置电压Vd=0时的耗尽电容耗尽层宽度与pn结反向偏压有关，电压愈大，耗尽层愈宽52

CMOS的寄生电容(饱和区)①②（最大寄生电容）AS，PS—源区的面积（WE）和三边周长（W+2E），Φ0—pn结的内建电势C’sb—（源区+沟道）与衬底间的耗尽层电容Cs-sw—源区的侧壁电容

由于源区的内侧与导电沟道相邻，漏区的内侧与p型衬底相邻，与其它三个边墙相比，它们所形成的耗尽层电容较小可忽略不计。这是由于p+场注入（沟道阻断注入）与n+源/漏区之间的三个边墙是重掺杂pn结，具有较窄的耗尽层和较大的耗尽层电容。

在饱和区，由于导电沟道的非均匀性导致等效栅面积减小53

CMOS的寄生电容(饱和区)③④Ad，Pd—漏区的面积（

Ad=W×E）和三边周长（Pd=W+2E）

Φ0—pn结的内建电势（Miller-Capacitor）54

CMOS的寄生电容Cgs与Cgd随Vgs的变化曲线在线性区，源极与漏极之间的沟道没有被夹断，源极与漏极通过导通沟道被连接在一起，因此Cgs与Cgd相等，栅氧电容被一分为二。55

完整的CMOS小信号模型（饱和区）

栅极-衬底电容Cgb在饱和区和线性区时通常被忽略，这是因为导电沟道“屏蔽”了栅极和衬底之间的电荷转移。也就是说，当栅压发生变化时，电荷是由源极和漏极提供，而不是由衬底提供。

562.1.4

Latch-up（高压/大电流、相邻的NMOS与PMOS管子之间）一对相邻的NMOS与PMOS之间形成的寄生Bipolar:QN:横向NPNBipolarQP:纵向PNPBipolar572.1.4

Latch-up（高压/大电流、相邻的NMOS与PMOS管子之间）I1↑→Vsub(Rsub)↑→I2↑→Vwell(Rwell)↑正反馈(回路增益大于1)某种瞬间扰动信号由于正反馈，导致两个晶体管完全导通，从VDD抽取很大的电流。此时称该电路被闩锁。58

防止Latch-up（闩锁）对策为了减小Rsub和Rwell，可增加P-substrate和N-well的contacts数目，以减小接触电阻。增大NMOS与PMOS管子之间的距离，使寄生横向NPNBipolar（QN）的基区长度增大，以减小其电流放大系数βN值。但会增加版图面积。59

防止Latch-up（闩锁）对策对于高电压、大电流的管子，必须给每个管子周围加Guardring（对于NMOS，其Guardring接P-sub，而对于PMOS其Guardring接n-well），以减小Rsub和Rwell。这里的Guardring同时兼作管子的Pick-up（连接衬底）。由于Guardring为重掺杂且宽度较大，其导电能力优于P-sub或n-well，并且将整个管子包围起来并连接于固定电位，从而将P-sub和n-well的电阻Rsub和Rwell几乎短路，使得其电压降近似为0，从而不会触发寄生晶体管导通。60

CMOS管子的Latch-up对策—加Guardring由于Guardring为重掺杂，其导电能力优于P-sub或n-well，且将整个管子包围起来并连接于固定电位，从而将P-sub和n-well的电阻Rsub和Rwell几乎短路，使得其电压降近似为0。61高压、大电流CMOS管子的Latch-up对策—Guardring62高压、大电流CMOS管子的Latch-up对策—GuardringGuardring63

2.2双极型晶体管（与CMOS工艺兼容的Bipolar）标准CMOS工艺实现的双极型晶体管：

VerticalBipolarTransistorRb–seriesbaseresistorn阱工艺:PNPBJTp阱工艺（CMOS工艺不支持）64

2.3二极管（Diode）在ESD保护电路中，采用一对反向偏置的二极管形成保护电路，使内部电路的电压钳位在0~VDD之间。电阻R起限流（二极管电流）作用。DB的等效电路65二极管（续）DA：制作在p型衬底中，必须反向偏置，可用作可变电容器（反向偏置pn结的耗尽电容）；DB：制作在n-well中，必须反向偏置，正向偏置时有很大的电流从p+流向衬底(等效Bipolar效果)，反向偏置时可用作可变电容器；但要注意:1)n-well与p衬底之间呈现相当大的寄生电容；2)n-well材料的电阻率高，在二极管中产生了等效串联电阻；模拟CMOS电路中，二极管均在反向偏置下使用，可采用PNP双极型晶体管(VerticalBipolarTransistor)实现正向偏置二极管的功能。用PNP双极型晶体管实现正向偏置的二极管66

2.4电阻（Resistor）电阻的种类：多晶硅电阻（p+/n+Polysiliconresistor）阱电阻（n-wellresistor）扩散电阻（p+/n+diffused

resistor）金属电阻（Metal

resistor）67

电阻的特性方块电阻值R口（sheetresistance）

ρ—电阻率，t—电阻厚度，L—电阻长度，W—电阻宽度电流方向当W=L时，Rtotal=R□对于给定的工艺（

电阻率ρ

和电阻厚度t确定），电路设计人员可调整L（W通常固定），以实现期望的电阻值。68

电阻的特性Spice模型

ΔT=T-T0—温度变化量；T0：参数抽出时的基准温度（25oC/27oC）；TC1：1次温度系数，TC2：2次温度系数；ΔV：电阻两端的压降；VC1：1次电压系数，VC2：2次电压系数Spice仿真语句：RXXXn1n2200kTC1=1.43E-0369

多晶硅电阻（Polysiliconresistor）典型值：

R口=数十Ω~数百Ω~数KΩ为了保证电阻的绝对精度，通常要求电阻宽度W在一定值以上(例如W>2um)，且总电阻要大于5个方块电阻。要求VDD“干净”，通常单独供电70

多晶硅电阻（Polysiliconresistor）R口的绝对误差以及温度和电压系数（R口随温度、电压和工艺变化）：R口的绝对误差小于±20%，相对误差：百分之几R口的温度系数取决于掺杂类型和浓度，R口的TC1典型值为:数百~数千ppm/oC，例如，+1000ppm/oC（P+掺杂），-1000ppm/oC（n+掺杂）R口的电压系数小（电压的一次系数近似为零）Polysilicon—由于重掺杂P+或n+杂质，形成多晶硅，降低电阻率（与单晶硅相比），提高导电能力；n-well—将电阻与衬底隔离开，以防止衬底噪声通过寄生电容（Polysilicon与p-sub之间）耦合到电阻中，起到屏蔽衬底噪声的作用；电阻的版图设计时，避免采用蛇行的拐弯形状，应采用金属连接，以防止拐弯处的应力影响（局部电阻增大）；特点：电阻值线性度高，对衬底寄生电容小，失配（尺寸误差）相对小。71

多晶硅电阻的版图设计实例AB金属连接虚拟电阻虚拟电阻保证每个电阻体的物理布局对称！RAB72

两个匹配电阻的版图设计实例在电路设计中，有时要求两个电阻的比值（相对值：R1/R2）具有很高的精度（例如分压电阻的分压系数），此时在版图设计中就要实现两个电阻的高精度匹配。金属连接73

两个匹配电阻的版图设计实例金属连接74

多晶硅电阻特性（续）Non-SalicideResistor(非硅化物电阻)模拟CMOS工艺中，为了获得较高阻值的电阻，主要使用Non-SalicideResistor。在做硅化物（Salicide）处理时，有选择性地“阻挡”（SAB:SalicideBlock）淀积在多晶硅电阻之上的硅化物，从而使得多晶硅电阻的阻值不受硅化物处理的影响。但是电阻的两端引线处采用硅化物处理，以降低接触电阻。75

Non-SalicideResistor（例）Non-SalicideResistancesMin.Typ.Max.Unitn+扩散电阻(W=20um)6080100

Ω/sqp+扩散电阻(W=20um)90140190

Ω/sqn+Poly(W=20um)80130180

Ω

/sqp+Poly(W=20um)200270340Ω/sqn+HRPoly(W/L=20/100)450550650Ω/sqp+HRPoly(W/L=20/100)8939481003Ω/sqsheetresistanceNon-SalicidePolysiliconResistor76

SalicideResistorSalicideResistor

表面覆盖有硅化物的多晶硅（多晶硅电阻）、覆盖有硅化物的p+或n+有源区（扩散电阻）、n阱（阱电阻）以及金属层（金属电阻）都可以作为电阻。但由于硅化物的电阻率很低，且精度较差（±50%），通常用于要求小电阻的模拟CMOS电路中。

SalicideResistances：Min.Typ.Max.Unitn+扩散电阻(W=0.24um)2815Ω/sqP+扩散电阻(W=0.24um)2815Ω/sqn+Poly电阻(W=0.18um)2815Ω/sqP+Poly电阻(W=0.18um)2815Ω/sq77

n-well电阻电压系数大，绝对精度：百分之几十，相对精度：百分之几；方块电阻的阻值较大（典型值数KΩ），适合于做精度要求不高的大电阻，例如上拉电阻或保护电阻；与衬底之间有较大的寄生电容（反偏pn结的耗尽层电容），并与电阻上的电压有关（pn结的耗尽层电容与其两端电压大小有关）。寄生电容78

扩散电阻（Diffusedresistor）电阻值随工艺而变化，绝对精度：±50%，相对精度：百分之几方块电阻的阻值较小（典型值：数Ω~数十Ω

）n+扩散电阻与衬底之间具有较大的寄生电容（pn结耗尽层电容），并与电压有关p+扩散电阻与衬底之间的寄生电容可以忽略（n阱的隔离作用）由于硅材料的导热性能远高于SiO2，所以与多晶硅电阻（四周被SiO2包围）相比，扩散电阻可以承受更大的瞬态功耗（通常用在ESD保护电路中）。FOX79

金属电阻（Metalresistor）要注意流过金属电阻的最大电流限制金属电阻可用于检测电流大小802.5电容式中：ε0为真空的介电常数，εr为绝缘介质的相对介电常数(对于SiO2，εr=3.9)。WL为平行板电容的有效面积（上、下极板重叠部分），tox为绝缘介质层的厚度。81电容的分类多晶硅—扩散层电容多晶硅—多晶硅（2P工艺）金属—金属电容CMOS电容82

2.5电容

多晶硅-扩散层电容的缺点：非线性：电容值随外加电压而变化（耗尽层宽度随外加电压变化），C=C0(1+α1v+α2v2+······)下极板与衬底之间的寄生电容（耗尽电容）较大:10~20%与CMOS电容相比，单位面积电容小（占用面积大）制作工艺复杂，尤其是与CMOS数字电路工艺不兼容在现代模拟CMOS工艺中，一般很少使用83

金属-金属电容（MIMCapacitor）

在两片金属极板（如下图中电容上极板与Secondtopmetal）之间形成电容，精度高，耐压高，电容值不受外加电压的影响。另外，由于制作在金属层，不占有源层面积，可减小芯片面积。但单位面积电容小。与CMOS管的tox相比，中间的绝缘层SiO2的厚度较大，单位面积电容的典型值为0.8fF/μm2。另外制造时需要多加一层MASK用于制作电容上极板(optionMASK)。CMIM:Metal-Insulator-Metal84CMOS电容（gatecapacitor）当电压Vc超过Vth（VDS=0，工作在深度线性区）或为负电压（工作在积累区）时，等效电容均为栅氧化层电容Cgs=Cox×W×L。在电压VC=0的附近，电容值较小且不为恒定值，这是由于没有导电沟道存在，等效电容为栅氧化层电容Cox和耗尽区电容Cdep的串联值。(1)NMOS(Vgs>Vth)(2)PMOS(|Vgs|>|Vth|)在积累区，衬底中的多数载流子被栅极电压吸引到栅氧化层下面（衬底表面），形成栅氧化层电容Cox×W×L（Q=CV）。NMOS管工作在线性区85CMOS电容（gatecapacitor）由于CMOS工艺中栅氧化层通常是最薄的，因此CMOS电容的单位面积电容值非常大(对于0.18

μm工艺，Cox=9.7fF/μm2，约为MIM电容的10倍)，如果需要大的电容值（例如电源线上的降噪电容），采用CMOS电容可有效节省面积。增强型CMOS的缺点：等效电容值的大小与偏置电压VC有关（在VC=0的附近），呈现出非线性。86CMOS电容（gatecapacitor）(1)NMOSCMOS管工作在线性区（Vgs>Vth,Vds=0）Cgs+Cgd=Cox×W×L87

CMOS电容（两端悬浮）

对于两端悬浮的NMOS和PMOS电容，由于衬底分别接地和接电源VDD，无法工作在“积累区”。另外，由于VSB>0，存在体效应，导致阈值电压Vth增大，电容与电压的关系曲线向右平移。

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CMOS电容（两种电容的比较）

由于衬底B接地（与电容的另一端不相连），电容两端形成不了积累区（无电荷积累效应），但G~B之间有积累效应。89

CMOS电容（两端悬浮）NMOS电容和PMOS电容并联使用：

W/L=10um/5um-VDD+VDD0VC90

CMOS电容（两端悬浮）将2个PMOS电容反向并联，可实现两端悬浮的等效电容（PMOS管的衬底用独立的阱形成），对于正、负电压VC，都可形成栅氧化层电容Cgs。

2个PMOS电容反向并联使用：

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CMOS电容(由耗尽型CMOS实现的电容)

由耗尽型CMOS实现的电容

由耗尽型CMOS实现的电容近似为常数，这是由于在耗尽型CMOS中，预埋有导电沟道，即使Vgs=0