数电第4版 课件 29序列信号发生器设计

5.5序列信号发生器设计按一定规则排列的周期性串行数字信号称为序列信号。产生序列信号的电路称为序列信号发生器。1．用计数器和数据选择器设计序列信号发生器产生01000110的序列信号5.5序列信号发生器设计2．用计数器和组合逻辑电路设计序列信号发生器该序列信号发生器由计数器和组合电路构成。计数器有10个状态；组合电路对计数器状态译码，产生序列信号。【例5.6-1】用D触发器设计一个能产生如图所示序列信号的序列信号发生器。（1）格雷码计数器设计5.5序列信号发生器设计（2）组合电路设计输入输出CSLDCLR00001000001100001110000101000110100011110011111001110100110001010000010100×××0101×××1001×××1010×××1011×××1101×××5.5序列信号发生器设计根据卡诺图得到CS、LD、CLR的最简函数表达式：5.5序列信号发生器设计5.5序列信号发生器设计5.5序列信号发生器设计（3）序列信号发生器的仿真结果5.5序列信号发生器设计（4）序列信号发生器在数字频率计中的应用5.5序列信号发生器设计moduleCONTROL(CLK,CS,CLR,LD); inputCLK; outputCS,CLR,LD;regCS,CLR,LD;reg[3:0]CURRENT_STATE;reg[3:0]NEXT_STATE;parameterST0=4'b0000;parameterST1=4'b0001;parameterST2=4'b0010;parameterST3=4'b0011;parameterST4=4'b0100;parameterST5=4'b0101;parameterST6=4'b0110;parameterST7=4'b0111;parameterST8=4'b1000;parameterST9=4'b1001;always@(CURRENT_STATE)begin（5）序列信号发生器的VerilogHDL语言描述状态编码5.5序列信号发生器设计case(CURRENT_STATE) ST0:beginNEXT_STATE=ST1;CLR=1'b0;CS=1'b1;LD=1'b0;end ST1:beginNEXT_STATE=ST2;CLR=1'b0;CS=1'b1;LD=1'b0;end ST2:beginNEXT_STATE=ST3;CLR=1'b0;CS=1'b1;LD=1'b0;end ST3:beginNEXT_STATE=ST4;CLR=1'b0;CS=1'b1;LD=1'b0;end ST4:beginNEXT_STATE=ST5;CLR=1'b0;CS=1'b1;LD=1'b0;end ST5:beginNEXT_STATE=ST6;CLR=1'b0;CS=1'b1;LD=1'b0;end ST6:beginNEXT_STATE=ST7;CLR=1'b0;CS=1'b1;LD=1'b0;endST7:beginNEXT_STATE=ST8;CLR=1'b0;CS=1'b1;LD=1'b0;endST8:beginNEXT_STATE=ST9;CLR=1'b0;CS=1'b0;LD=1'b1;endST9:beginNEXT_STATE=ST0;CLR=1'b1;CS=1'b0;LD=1'b0;enddefault:beginNEXT_STATE=ST0;CLR=1'b0;CS=1'b0;LD=1'b0;endendcaseend组合逻辑电路1组合逻辑电路25.5序列信号发生器设计always@(posedgeCLK) begin CURRENT_STATE<=NEXT_STATE; end endmoduleD触发器5.5序列信号发生器设计【例5.6-2】用移位寄存器和逻辑门设计一个序列信号发生器，产生8位序列信号00011101。3．用移位寄存器和组合逻辑电路设计序列信号发生器5.5序列信号发生器设计解：（1）设定状态。将序列码00011101按3位一组，划分成以下8个状态：000、001、011、111、110、101、010、100，这8个状态没有重复状态，所以是有效状态。若M个状态中出现重复现象，则应增加移位寄存器位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。5.5序列信号发生器设计（2）状态表和状态方程Q2nQ1nQ0nFQ2n+1Q1n+1Q0n+1F000