《电工电子学》课件第14章

第14章组合逻辑电路

14.1组合逻辑电路的分析

14.2组合逻辑电路的设计

14.3加法器

14.4编码器

14.5译码器

14.6数据选择器

14.7数据分配器

14.1组合逻辑电路的分析

所谓组合逻辑电路的分析，就是在给定逻辑电路的条件下，找出它的输出和输入之间的逻辑关系，并指出电路的逻辑功能。组合逻辑电路分析的任务和步骤是：

(1)根据指定的逻辑电路图写出输出函数的表达式。

(2)根据逻辑表达式列逻辑状态表(真值表)。

(3)分析逻辑状态表并说明逻辑电路的功能以及改进的方案。

【例14-1】分析图14-1(a)所示的逻辑电路。图14-1例14-1图

解第一步：根据图示电路写出输出函数的表达式。如果门电路的级数很多，可以一级一级地写，对每一级的输出规定一个中间变量，如图14-1(a)中的Y1、Y2、Y3和W，最后再把中间变量用输入变量替换掉。第二步：列逻辑状态表如表14-1所示。第三步：说明逻辑功能及改进意见。

从逻辑状态表中可以看出这是一个“三输入不一致”电路，当三个输入变量相同时，输出为0；三个输入变量不同时，输出为1。改进的方案如图14-1(b)所示，改进后所用的门电路较少。

【例14-2】已知在图14-2所示的电路中，AB端加入波形不同的脉冲电路，分析该电路的功能。

解由图14-2可见，当M=0时，与非门1的输出恒为1，与A端的输入信号无关；同时，与非门2输出为1，因此与非门3的输出仅由B端的输入决定；又因为与非门1输出为1，与非门4的输出由与非门3决定，习惯上称门3此时被打开，所以输出F=B。

同理可得，当M=1时，输出F=A。

可见，虽然有两个信号同时加在电路的输入端，但可通过控制M电平的高低来选择F输出信号A还是信号B，这种电路称为选通电路。图14-2例14-2图

14.2组合逻辑电路的设计

组合逻辑电路的设计是分析的逆过程，它是根据给定的逻辑功能要求，设计出实现这些功能的最佳电路。组合逻辑电路设计的任务和步骤是：

(1)根据题目对逻辑功能的要求定义输入和输出变量、列逻辑状态表，并由逻辑状态表写出逻辑函数的标准与或式。

(2)根据题目指定使用的器件类型进行化简，若未指定器件类型，则器件类型可以任选。

(3)画出逻辑电路图。

【例14-3】设计一个逻辑电路供三人(A，B，C)表决使用。每人有一电键，如果他赞成，就按电键，表示１；

如果不赞成，则不按电键，表示0，表决结果用指示灯来表示。如果多数赞成，则指示灯亮，Y=1；反之则不亮，Y=0。

解

(1)由题意列出逻辑状态表。共有八种组合，其中Y=1的取值情况只有四种组合。逻辑状态表如表14-2所示。

(2)由逻辑状态表写出逻辑式:

(3)应用逻辑代数运算法则对上式进行变换和化简：

(4)由逻辑式画出逻辑图。由化简后的逻辑式画出逻辑图，如图14-3所示。图14-3例14-3图

【例14-4】设计一个8421码乘以5的组合逻辑电路，使其电路的输入和输出都是8421码，并证明该逻辑电路

不需要任何门电路。

解第一步：列逻辑状态表。输入变量是一位

8421码，用X3X2X1X0表示；输出是二位8421码，用

X7X6X5X4X3X2X1X0表示，其表示过程如表14-3所示。第二步：写出输出函数的表达式，通过观察逻辑状态表就可以得到。

Y7=Y3=Y1=0，Y5=X2，

Y2=Y0=X0，Y6=X3，Y4=X1

第三步：画逻辑图。输出表达式说明实现该功能不需要任何门电路，只用连线将输入变量0连接到输出变量上，如图14-4所示。图14-4输入与输出的连线

14.3加法器

14.3.1半加器

所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。

设两个一位二进制数A、B

相加，S

表示A和B两个数半加和，C

为进位。根据二进制数加法运算法则，可以列出半加器的逻辑状态表，如表14-4所示。由逻辑状态表写出逻辑

表达式：

根据上述分析，半加器可用一个异或门和一个与门实现。半加器的逻辑电路如图14-5(a)所示，其逻辑符号如图

14-5(b)所示。图14-5半加器的逻辑电路和逻辑图14.3.2全加器

在进行多位二进制数相加时，不仅要考虑某一位被加数与加数相加，还要考虑来自低位的进位。一位二进制数全加器是一个具有三个输入端和两个输出端的，能对被加数、加数以及来自低位的进位相加得到“全加和”和“全加进位”的组合电路。一位二进制数全加器的逻辑状态表如表14-5所示，逻辑图及逻辑符号如图14-6(a)、(b)所示。图14-6全加器的逻辑图和逻辑符号其中Ai、Bi、Ci-1分别代表输入的被加数、加数以及来自低位的进位，Si是本位和，Ci是向高位的进位。根据逻辑状态表写出输出函数的表达式如下：

14.4编码器

用数字或某种文字和符号来表示某一对象或信号的过程，称为编码。十进制编码和文字符号的编码虽然在日常生活中用得很多，但在数字电路中却难于实现。在数字电路中，一般用的是二进制编码。14.4.1二进制编码器

二进制编码器是将某种信号编成二进制代码的电路。例如，要把Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7八个输入信号编成对应的二进制代码输出，其编码过程如下：

(1)确定二进制代码的位数。因为输入有八个信号，要求有八种状态，所以输出的是3位(2n=8，n=3)二进制代码。

(2)列编码表(真值表)。编码表是由待编码的八个信号和对应的二进制代码列成的表格，这种对应关系是人为的。用3位二进制代码表示八个信号的方案很多，表14-6所列为其中的一种。每种方案都应有一定的规律性，以便于记忆。这里是按二进制的计数方式排列的。

(3)由编码表写出各个输出量的逻辑表达式。

当然逻辑式也可以用与非式来实现。

(4)由逻辑表达式画出逻辑电路图。依据上面的表达式，用或门可以实现此编码功能。其逻辑电路如图14-7

所示。图14-7逻辑电路图14.4.2

8421BCD码编码器

8421BCD码编码器是最常见的一种二-十进制编码器。因为十进制是人们最熟悉的一种编码方式，二-十进制编码

是指将十进制数码转换成二进制代码的电路。二-十进制

编码器又有许多编码方法，这里介绍最常用的一种二-十进制编码器。

(1)确定二进制代码的位数。因为输入有10个信号，

要求有10种状态，所以输出的是四位(2n>10，n=4)二进制

代码。

(2)8421BCD码逻辑状态表，如表14-7所示。

(3)由编码表写出各个输出量的逻辑表达式。

(4)画出逻辑电路图。编码器广泛应用于键盘电路，按上述逻辑将十进制数编成四位逻辑电路的原理图如图14-8所

示。当按下某个按钮后(如按下数码5)，电路四个输出电平DCBA为0101，即产生与按钮号对应的8421码。图14-8逻辑电路原理图14.4.3集成TTL编码器

国产的TTL编码器都采用8421码，并按优先排队方式工作，即如果同时输入两个数码，输出代码与数码大的那个对应。

74LS147是8421BCD码优先编码器，其逻辑状态表如表14-8所示，逻辑符号如图14-9所示。表中的输入和输出信号均以反码表示，低电平有效(逻辑符号上的小圆圈代表该信号是低电平有效)。当有效时，优先权比它低的

…都无效。74LS147只对输入的九条数据线编码到8421BCD码的四条线输出，当所有九条数据线均为高电平时，编码表示十进制0，不需要单独设置输入条件。图14-9

74LS147的逻辑图

14.5译码器

14.5.1

2-4线译码器

译码是编码的逆过程，即按原来编码的含义“翻译”过来。变量译码器的定义有n个输入端和2n个输出端，每个输出是输入的一个最小项。根据需要，设计成在2n个输出中只有一个有效是高电平，其余无效都是低电平；或者在2n个输出中只有一个有效是低电平，其余无效都是高电平。无论输出是高电平有效还是低电平有效，只要保证了输出的唯一性，就是变量译码器，也称之为多译一的线译码器或最小项发生器。

2-4译码器的使能端E决定译码器是否投入工作。当E=0时，所有输出都为0；当E=1时，四个输出中仅有一个为高电平，每一个输出是输入的最小项。即图14-10

2—4线译码器的逻辑图和电路符号将2—4线译码器扩展为3—8线译码器需要两个2—4线译码器，连线如图14-11所示。从逻辑状态表14-10中可以看出，当a=0时，Y0~Y3有输出，左边的译码器工作，故E1=a；当a=1时，Y4~Y7有输出，右边的译码器工作，故E2=a。在a=0和a=1时，b、c都有四种组合方式，故b、c应接在两个2—4线译码器的输入端A和B上。图14-11扩展为3-8线译码器的逻辑图

74LS138是最为常用的3-8线译码器，图14-12为3—8线译码器的逻辑符号，功能表如表14-11所示。图中，A2、A1、A0为地址输入端，A2为高位。Y0~Y7为状态信号输出端，低电平有效，E1和E2A、E2B为使能端。由功能表可看出，只有当E1为高电平，E2A、E2B都为低电平时，该译码器才有有效状态信号输出；若有一个条件不满足，则译码器不工作，输出全为高电平。图14-12

3-8线译码器逻辑符号如果用Yi表示i端的输出，则输出函数为

可见，当使能端有效(E=1)时，每个输出函数也正好等于输入变量最小项的非。

二进制译码器的应用很广泛，典型的应用有三种：

①实现存储系统的地址译码；

②实现逻辑函数；

③带使能端的译码器可用做数据分配器或脉冲分配器。

【例14-5】用74LS138和门电路实现一位全加器。

解根据14.3.2节讨论过的结果，被加数、加数以及来自低位的进位分别用Ai、Bi、Ci－1表示；本位和Si及进位Ci的

函数最小项之和表达式为下式，逻辑图如图14-13所示。图14-13例14-5图14.5.2七段字形显示译码器

七段数码管是可以显示十六进制数字0~9和A~F或其他符号的简单显示器，其正视图、七段字形显示译码器逻辑图如图14-14所示。如果需要显示小数点dp，应选择带小数

点的七段数码管。数码管是由发光二极管并联组成的，有共阴极连接和共阳极连接两种，只有在二极管正偏导通时才发光。七段字形显示译码器又称为4-7线译码器，它将输入的

四位二进制数译成十六进制数的七位字形码输出，以便驱动数码管。设数码管是共阴极连接，显示译码器的逻辑状态表如表14-12所示。图14-14七段字形显示译码器

MSIBCD七段译码器就是根据上述原理组成的，只是为了使用方便，增加了一些辅助控制电路。这类集成译码器产品很多，类型各异，它们的输出结构也各不相同，因而使用时要予以注意。图14-15是BCD七段译码器驱动LED数码管(共阴极)的接法。图14-15

BCD七段译码器驱动LED数码管共阴极接法

14.6数据选择器

数据选择器又称为多路开关，在地址信号的控制下从多路输入中选择其中的一路作为输出，是一个多输入单输出的组合逻辑电路，常用缩写MUX(Multiplexer)来表示。

常用的数据选择器有2选1、4选1、8选1、16选1等。

图14-16是4选1数据选择器的逻辑图及逻辑符号，其中

D0~D3是数据输入端，也称为数据通道；A1、A0是地址输入端，也称为选择输入端；Y是输出端；E是使能端，低电平

有效。当E=1时，输出Y=0，即无效，当E=0时，在地址输入A1、A0的控制下，从D0~D3中选择一路输出，其功能表见

表14-13。图14-16

4选1数据选择器从功能表中可以看到，当E=0时，4选1MUX的逻辑功能还可以用以下表达式表示：

式中，mi是地址变量A1、A0所对应的最小项，称为地址最小项。

图14-17为8选1MUX的逻辑符号，其功能表如表14-14所示，输出表达式为图14-17

8选1MUX的逻辑符号

【例14-6】试用4选1MUX实现三变量函数：

解利用代数法来实现:

(1)选择地址输入，令A1A0=AB，则多余输入变量为C，余函数Di=f(C)。

(2)确定余函数Di。用代数法将F的表达式变换为与Y相应的形式：

将F与Y对照可得

画出它的逻辑电路图，如图14-18所示。图14-18例14-6图

14.7数据分配器

数据分配器又称多路分配器(DEMUX)，其功能与数据选择器相反，它可以将