《电工电子学》课件第15章

第15章触发器和时序逻辑电路

15.1双稳态触发器

15.2寄存器

15.3计数器

15.4脉冲信号的产生及整形

15.1双稳态触发器

能够存储一位二值信号(逻辑“0”和逻辑“1”)的基本逻辑单元电路统称为触发器。触发器按照其稳定工作状态可分为双稳态触发器、单稳态触发器、无稳态触发器(多谐振荡

器)等。双稳态触发器按其逻辑功能可分为RS触发器、JK触发器、D触发器和T触发器等；按其结构可分为主从型触发器和维持阻塞型触发器等。双稳态触发器有0和1两种稳定的输出状态。15.1.1

RS触发器

1.基本RS触发器

图15-1(a)所示为由两个与非门G1和G2交叉连接组成的基本RS触发器。图中Q和Q是触发器的输出端，正常情况下Q与Q的状态是相反的，一般用Q表示其输出状态。两输入端中的RD称为直接复位端或者直接置0端，SD称为直接置位端或者直接置1端。RD和SD都为低电平有效。通常把Q端的状态规定为触发器的状态。

图15-1由与非门组成的基本RS触发器和逻辑符号下面分四种情况具体分析基本RS触发器的逻辑功能。

1)SD=RD=1

2)SD=1，RD=0

3)SD=0，RD=1

4)SD=RD=0图15-2基本RS触发器的工作波形图

2.可控RS触发器

基本RS触发器是构成各种双稳态触发器的共同部分。其缺点是输入信号直接控制输出，一旦输入的置0、置1信号出现，其输出端的状态就发生变化。这在实际上很少使用。因

为在一个实际处理系统中往往包含有多个触发器，各触发器的响应时间都应该受到控制，才能按一定的时间节拍协调动作。即一般触发器还有导引电路(或称控制电路)部分，通过

它把输入信号引导到基本触发器。图15-3可控RS触发器下面分四种情况来分析当CP=1时可控RS触发器的逻辑功能。

1)R=S=0

2)R=0，S=1

3)R=1，S=0

4)R=S=1图15-4可控RS触发器的波形图15.1.2

JK触发器

图15-5(a)是主从型JK触发器的逻辑图。它由两个可控RS触发器串联组成，分别称为主触发器和从触发器。时钟脉冲(CP=1)使主触发器先工作，而后(CP=0)使从触发器工作，这就是“主从型”的由来。此外，还有一个非门将两个触发器联系起来。J和K是信号输入端，它们分别与Q和Q构成与逻辑关系，成为主触发器的S端和R端，即S=JQ，R=KQ。从触发器的S和R端即为主触发器的输出端。图15-5主从型JK触发器主从型JK触发器的逻辑功能分析如下：

1)J=0，K=0

2)J=0，K=1

3)J=1，K=0

4)J=1，K=1图15-6主从型JK触发器的波形图15.1.3维持阻塞型D触发器

图15-7(a)所示是维持阻塞型D触发器的逻辑图。它由六个与非门组成，其中，G1、G2组成基本触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入D的导引电路。其结构也就是在可控RS触发器的基础上增加了G5和G6两个门以及一对维持线和一对阻塞线。图15-7维持阻塞型D触发器15.1.4

T触发器和T′触发器

1.T触发器

实际应用中常要求每来一个脉冲信号CP触发器就翻转一次，这种触发器常称为T触发器。其电路构成如图15-8(a)所示，在可控RS触发器的基础上通过加反馈线并改接就可得到T触发器。图15-8

T触发器

2.T′触发器

如果使T触发器的激励T=1，则构成了没有输入、只受触发时钟脉冲控制的T′触发器。即*15.1.5不同逻辑功能触发器的相互转换

根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后转换为另一种触发器。市场上供应较多的是主从型JK触发器和维持阻塞型D触发器，因双端输入的JK

触发器的逻辑功能较为完善，而单端输入的D触发器的使用最为方便。当实际应用中需要其他逻辑功能的触发器时，可通过转换电路实现。

15.2寄存器

15.2.1数码寄存器

数码寄存器只有寄存数码和清除原有数码的功能。图15-9是一种由D触发器构成的带清零端和缓冲级的四位数码寄存器。图15-9四位数码寄存器15.2.2移位寄存器

1.单向移位寄存器

图15-10是由JK触发器组成的四位移位寄存器。FF0接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串行送

到D端。工作之初先清零，则四个触发器的输出状态为“0000”。图15-10由JK触发器组成的四位移位寄存器

2.双向移位寄存器

在一些场合，要求寄存器中存储的数码能根据需要具有向左或向右移位的功能，这种寄存器称为双向移位寄存器。在单向移位寄存器的基础上加上一定的控制门电路就能构成双向移位寄存器。如图15-11所示为由D触发器构成的双向移位寄存器。当右移控制信号M=1时，所有“与或非”门中左边的“与”门均开启，与此同时封锁了全部右边的与门，这时在CP的作用下，可串行输入(右移口的)数码，并实现右移位。反之，当左移控制信号M=1时，可实现左移位。图15-11双向移位寄存器

3.集成移位寄存器

在移位寄存器的基础上，增加一些辅助功能(如清零、置数、保持等)便构成了集成移位寄存器。目前，集成移位寄存器产品较多，主要产品有四位移位寄存器74LS195、四位双向移位寄存器74LS194和74HC194、八位移位寄存器74LS164、八位双向移位寄存器74LSl98等。

移位寄存器主要用于实现数据传输方式的转换(串行到并行或并行到串行)，也可实现时序电路状态的周期性循环控制(计数器)。图15-12

74LS195的逻辑符号图15-13

74LS194型双向移位寄存器图15-14八位双向移位寄存器

15.3计数器

15.3.1二进制计数器

二进制只有0和1两个数码。由于双稳态触发器有1和0两个状态，所以一个触发器可以表示一位二进制数。如果要表示n位二进制数，就得用n个触发器。

1.异步二进制计数器

1)异步二进制加法计数器

根据二进制加法的特点可列出四位二进制加法计数器的逻辑状态表如表15-10所示，表中同时也列出了对应的十进制数。图15-15主从型JK触发器组成的四位异步二进制加法计数器逻辑图图15-16四位异步二进制加法计数器的波形图

2)异步二进制减法计数器

图15-17是用四级上升沿触发的D触发器构成的四位异步二进制减法计数器的逻辑图。各个触发器均为由D触发器转换的T′触发器，具有Qn+1=Qn的计数功能。这种触发器在上升沿触发翻转。因此，触发器FF1、FF2、FF3应在Q0、Q1、Q2的上升沿翻转。图15-17

D触发器组成的四位异步二进制减法计数器逻辑图图15-18四位异步二进制减法计数器的波形图

2.同步二进制计数器

1)同步二进制加法计数器

为了加快计数速度，将计数脉冲同时加到各个触发器的时钟脉冲控制端。在计数脉冲作用下，所有应该翻转的触发器可以同时翻转，这种结构的计数器称为同步计数器。图15-19由主从型JK触发器组成的四位同步二进制加法计数器

2)同步二进制减法计数器

四位同步二进制减法计数器的逻辑状态表同样如表

15-11所示。分析表15-11所示的减法规律，可以看出，若将图15-19所示电路的各触发器的驱动方程分别改为图15-20四位同步二进制减法计数器的逻辑图15.3.2十进制计数器

1.同步十进制加法计数器

十进制计数器采用8421BCD码方式，取四位二进制数前面的0000～1001来表示十进制的0～9十个数码，而去掉后面的1010～1111六个数。表15-12是8421码十进制加法计数器的状态表。从表中可以看出，计数器计到第九个脉冲时再来一个脉冲，由1001变为0000，经过十个脉冲循环一次。如果十进制加法计数器仍采用四个主从型JK触发器并用同步方式触发，与二进制加法计数器比较(比较表15-10与表15-12)，可见，第十个脉冲不是由1001变为1010，而是恢复为0000，则各触发器J、K端的逻辑关系式驱动方程应作如下修改：图15-21由主从型JK触发器组成的同步十进制加法计数器逻辑图图15-22十进制加法计数器的时序波形图

2.异步十进制加法计数器

异步十进制加法计数器仍采用四个主从型JK触发器构成，电路的设计方法与异步二进制加法计数器的方法相似，将最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他各位触发器的时钟脉冲输入端接相邻低位触发器的输出Q端。由表15-12所示状态表分析，可得各触发器的驱动方程应为：J0=K0=1；J1=Qn3，K1=1；J2=K2=1；J3=Qn2Qn1，K3=1。由此可得出由下降沿触发的主从型JK触发器组成的异步十进制加法计数器的逻辑图如图15-23所示。图15-23由主从型JK触发器组成的同步十进制加法计数器逻辑图15.3.3集成计数器及其应用

1.集成同步二进制计数器

74LS161计数器是由JK触发器组成的中规模同步二进

制加法计数器，它的外引线排列图和逻辑符号如图15-24

所示。图15-24

74LS161型四位同步二进制计数器

2.集成异步十进制计数器

74LS290型计数器是由JK触发器组成的异步二-五-十进制计数器。

图15-25所示是其外引线排列图，图15-26所示是74LS290型计数器的逻辑图。R0(1)和R0(2)是清零输入端，当两端全为“1”时，将四个触发器清零；S9(1)和S9(2)是置“9”输入端，当两端全为1时，即表示十进制数9。清零时，S9(1)和S9(2)中至少有一端为0，以保证清零可靠进行。它有两个时钟脉冲输入端CP0和CP1。图15-25

74LS290型计数器外引线排列图图15-26

74LS290型计数器逻辑图15.3.4任意N进制计数器

1.反馈清零法

如将计数器适当改接，利用其清零端进行反馈置0，可得出小于原进制的多种进制的计数器，称为清零法。清零法也称为复位法，有利用异步清零端的复位法和利用同步清零端的复位法两种。

【例15-1】试分析图15-27所示电路分别是几进制计

数器。图15-27用74SL290设计的计数器

解由表15-14所示的74LS290的逻辑功能分析可知：图15-27(a)中，它从0000开始计数，来五个脉冲CP0后，变为

0101。当第六个脉冲来到后，出现0110的状态，由于Q2和Q1端分别接到R0(1)和R0(2)清零端，强迫清零，0110这一状态转瞬即逝，显示不出，立即回到0000。它经过六个脉冲循环一次故为六进制计数器，状态循环如图15-28所示，其状态循环中不含0110、0111、1000、1001四个状态。图15-28六进制计数器的状态循环图(Q3Q2Q1Q0)

2.反馈置数法

置数法也称为置位法，此法适用于某些有并行预置数的计数器。有同步置数和异步置数两种方式。它是利用集成M进制计数器的置数控制端LD的作用，预置数的数据输入端D0~D3均为0来实现的。

【例15-2】试利用74LS161的置数控制端设计一个十二进制计数器。

解

(1)由74LS161的功能表知：令LD=0，CR=1，当CP计数脉冲到来时，计数器实现并行置数，即Q3Q2Q1Q0=

D3D2D1D0。令状态S0=0000，则d0~d3均为0。

(2)写出状态：

(3)求出置数控制函数LD：

(4)画出电路图如图15-29所示。图15-29用反馈置数法设计的十二进制计数器

*【例15-3】试分析图15-30所示电路的逻辑功能。

解

(1)接法分析。图15-30所示电路由两片74LS161和两个非门组成。两片74LS161的CR、CTP、CTT均接高电平，LD=CO。芯片(1)的D3D2D1D0=1001，芯片(2)的D3D2D1D0=0111。可见，当LD无效时，计数器处于正常计数状态。当计数器计数到最大值时，CO=0。当下一个计数脉冲上升沿到来时，计数器置数，进入D3D2D1D0设置的状态。

(2)功能分析。分析可得芯片(1)为七进制加法计数器。芯片(2)为九进制加法计数器。

从图15-30可看出，芯片(2)的计数脉冲为芯片(1)的进位脉冲。而芯片(1)每计七个CP计数脉冲产生一个进位输出信号，所以图15-30所示电路为N=7×9=六十三进制计数器。图15-30例15-3逻辑电路图

*【例15-4】数字钟表中的分、秒计数都是六十进制，试用两片74LS290型二-五-十进制计数器连成六十进制电路。

解六十进制计数器由两位组成，个位(1)为十进制，十位(2)为六进制，电路连接如图15-31所示。个位的最高位Q3连到十位的CP0端。图15-31例15-4逻辑电路图个位十进制计数器经过10个脉冲循环一次，每当第10个脉冲来到时，Q3由1变为0，相当于一个下降沿，使十位六进制计数器计数。个位计数器经过第一次10个脉冲，十位计数器计数为0001；经过20个脉冲，计数为0010；依此类推，经过60个脉冲，计数为0110。接着，立即清零，个位和十位计数器都恢复为0000。这就是六十进制计数器。

15.4脉冲信号的产生及整形

15.4.1

555定时器

555定时器是目前应用最多的一种数字-模拟混合的时基电路，用它可以构成多谐振荡器、单稳态电路和施密特电路等脉冲产生和波形变换电路，所以在波形的产生和变换、工业自动控制、定时、仿真、家用电器、电子乐器、防盗报警等方面获得了广泛的应用。

目前的集成定时器产品中，双极型的有5G555(NE555)，CMOS型的有CC7555、CC7556等。CMOS器件的电源电压为4.5～15V，能提供与MOS电路相兼容的逻辑电平。下面以CC7555为例，介绍定时器的功能。

图15-32为CC7555的电路结构图，CC7555为双列直插式封装，共有8个引脚。图15-32

CC7555电路结构图15.4.2多谐振荡器

多谐振荡器是一种自激振荡器，在接通电源后，不需要外加触发信号就能自动地产生矩形脉冲。由于矩形波中除基波外，还有丰富的谐波分量，故得名多谐振荡器。时序电路中的时钟信号即为矩形脉冲波。

产生矩形脉冲的电路很多，例如，用TTL与非门构成的基本多谐振荡器和RC环形振荡器，用CMOS或非门组成的多谐振荡器。这里主要介绍用集成定时器构成的多谐振荡器。

用CC7555构成的多谐振荡器如图15-33(a)所示，R1、R2和C是外接的定时元件。电路的工作波形如图15-33(b)所示。图15-33由CC7555定时器构成的多谐振荡器由上述分析可知，多谐振荡器无稳定状态，只有两个暂稳态，故又称为无稳态电路。由图15-33(b)所示工作波形的充放电过程可知，电路的特性参数计算如下：

(15-1)式中，τ1为电容充电时间常数，τ1=(R1+R2)C

，tW1为电容充电时间。

(15-2)振荡周期:

(15-3)

振荡频率:

(15-4)占空比(脉冲宽度与周期之比):

(15-5)用两个555多谐振荡器可以构成间歇音响电路，如图

15-34(a)所示，调节RA1、RB1、C1和RA2、RB2、C2使振荡器

Ⅰ的频率为1Hz，振荡器Ⅱ的频率为1kHz。由于振荡器Ⅰ的输出接到振荡器Ⅱ的复位端R(4脚)，因此在uO1输出高电平时，振荡器Ⅱ才能振荡，uO1为低电平时，Ⅱ被复位，振荡停止。这样，扬声器便发出间歇(频率为1Hz)的1kHz音响，其工作波形如图15-34(b)所示。图15-34间歇音响电路15.4.3单稳态触发器

单稳态触发器只有一个稳态，另外还有一个暂稳态。在外加信号的作用下，单稳态触发器能够从稳态翻转到暂稳态，经过一定的时间后又自动返回稳态，电路在暂稳态的时间等于单稳态触发器输出脉冲的宽度。

如图15-35(a)所示为用555定时器构成的单稳态触发器电路。图15-35用555定时器构成的单稳态触发器输出脉冲宽度tW为定时电容C上的电压uc由零上升到

所需的时间。tW的计算如下：因此

(15-6)