【MOOC】数字集成电路设计-三江学院 中国大学慕课MOOC答案

【MOOC】数字集成电路设计-三江学院中国大学慕课MOOC答案集成电路简称是什么？1、【单选题】集成电路的英文简称是什么？本题答案：【IC】数字集成电路设计流程数字集成设计方法1、【单选题】常用的光刻工艺所使用的光是（）本题答案：【深紫外光】2、【单选题】数字集成电路设计流程是（）本题答案：【自顶向下】3、【多选题】下面哪个是现在在使用的特征工艺尺寸（）本题答案：【180nm#32nm#7nm】4、【填空题】集成电路的简称本题答案：【IC】5、【填空题】电子设计自动化的英文简称本题答案：【EDA】6、【填空题】常用数字集成电路的衬底材料的元素的全称（英文）是本题答案：【silicon】7、【填空题】寄存器传输级的英文简称本题答案：【RTL】8、【填空题】指令窗口英文简称本题答案：【CIW】9、【填空题】解决时序驱动设计英文简称本题答案：【TDD】10、【填空题】防止天线效应英文简称本题答案：【PAE】11、【填空题】进行信号完整性分析（或称为噪声分析）英文简称本题答案：【SI】12、【填空题】可制造性设计英文简称本题答案：【DFM】13、【填空题】统计静态时序分析英文简称本题答案：【SSTA】14、【填空题】布局的英文本题答案：【floorplan】15、【填空题】静态时序分析的英文简称本题答案：【STA】16、【填空题】电源网络的英文本题答案：【powergrid】17、【填空题】签核的英文本题答案：【sign-off】18、【填空题】最差英文简称本题答案：【WC】19、【填空题】建立时间的英文本题答案：【setuptime】20、【填空题】保持时间的英文本题答案：【holdtime】21、【填空题】设计规则违反检查英文简称本题答案：【DRV】22、【填空题】物理综合的英文本题答案：【physicalsynthesis】23、【填空题】掩模板的英文本题答案：【mask】24、【填空题】多芯片封装英文简称本题答案：【SiP】25、【填空题】标准时序约束英文简称本题答案：【SDC】26、【填空题】知识产权英文简称本题答案：【IP】找出第2副图的DRC违例的地方，圈出闩锁效应（N多公司的面试题目）标记图层2.5逻辑单元库的建立的作业第2章测试1、【单选题】λ一般是特征尺寸的（）本题答案：【1/2】2、【单选题】GDSII数据是现阶段通用的一种标志版图描述语言，采用（）记录版图信息，本题答案：【二进制】3、【单选题】GDSII数据的文件后缀是.（）。本题答案：【gds】4、【单选题】晶圆代工厂提供给设计者用于后端版图设计，叫库交换格式，它是描述库单元的物理属性，包括端口位置、层定义和通孔定义。它抽象了单元的底层几何细节，提供了足够的信息，以便允许布线器在不对内部单元约束来进行修订的基础上进行单元连接。包含了工艺的技术信息，如布线的层数、最小的线宽、线与线之间的最小距离以及每个被选用cell，BLOCK，PAD的大小和pin的实际位置。这个库的后缀是.（）本题答案：【lef】5、【单选题】戒指的英文ring，它是一个（）的布局。本题答案：【环形】6、【单选题】填充单元的英文本题答案：【fillercell】7、【单选题】电源线和地线轨道的英文本题答案：【powerrails】8、【单选题】形式验证的英文本题答案：【formalverification】9、【单选题】well-tapcell的作用（）。本题答案：【减少闩锁效应】10、【多选题】在数字集成电路芯片内部的完整单元库分为（）H、inverter本题答案：【标准单元#模块宏单元#输入输出单元#standardcell#macrocell#I/Opadcell】11、【多选题】标准单元分为（）本题答案：【时序逻辑电路#组合逻辑电路】12、【多选题】在数字集成电路中常用的工艺角为（）。本题答案：【BC#WC#TC】13、【填空题】衬底的英文单词。本题答案：【substrate】14、【填空题】阱的英文。本题答案：【well】15、【填空题】扩散的英文。本题答案：【diffusion】16、【填空题】离子注入的英文。本题答案：【ionimplantation】17、【填空题】有源区的英文。本题答案：【activeregion】18、【填空题】接触孔（金属1与下面的连接孔）的英文。本题答案：【contact】19、【填空题】通孔（金属之间的）的英文。本题答案：【via】20、【填空题】晶圆本题答案：【wafer】21、【填空题】闩锁效应的英文。本题答案：【latchupeffect】22、【填空题】LVS分两步完成：第一步“（）；第二步（）。本题答案：【抽取比较】23、【填空题】LVS检查的内容可概括为亮点：（）本题答案：【信号的电气连接关系是否一致器件类型尺寸是否一致】24、【填空题】7种I/O单元：（）。本题答案：【输入I/O、输出I/O、双向输入输出I/O、供电I/O、接地I/O、I/O的拐角单元、I/O填充单元。】25、【填空题】时序电路设计的一个关键问题是（）。本题答案：【时钟树】26、【填空题】时间偏差的英文是（）本题答案：【skew】27、【填空题】芯片电路的延时有（）和（）两部分组成。本题答案：【器件互联线】28、【填空题】PTV条件含有（）（写英文）条件。本题答案：【process、temperature，voltage】29、【填空题】隔离单元的英文。本题答案：【isolation】30、【填空题】开关单元的英文。本题答案：【switchcell】31、【填空题】物理库交换格式的英文。本题答案：【LEF】32、【填空题】功耗-延时积的英文。本题答案：【PDP】33、【填空题】工艺设计锦囊的英文。本题答案：【PDK】34、【填空题】光学邻近矫正的英文。本题答案：【OPC】35、【填空题】多角多模的英文。本题答案：【MMMC】所有你所知道的下图图形的中文和英文名称。3.1、3.2、3.3测试题目1、【单选题】PR的中文意思是（）本题答案：【布局布线】2、【单选题】在整个芯片设计中，从布图规划到完成布局一般需要占据整个物理实施的（）时间。本题答案：【1/3】3、【单选题】模块的输入输出I/O为？本题答案：【pin】4、【单选题】I/O单元可分为（）和电源两种本题答案：【信号接口】5、【单选题】电源层，纵向是（）本题答案：【偶数层】6、【多选题】LEF文件包含哪些资料H、BlockageI、PinAreaJ、RingK、PadTypes本题答案：【LayerTypes#CellTypes#PinTypes#PlacementRules#MacroSize#PinLocation#RoutingRules#Blockage#PinArea】7、【多选题】Achip-levelfloorplanisabout?本题答案：【Coresize,shapeandplacementrow#IO,power,cornerandfillerpadcelllocations#Macrocellplacement#Standardcellplacementconstraints(blockages)#Powergrid(rings,straps,rails)】8、【判断题】Corebox≥diebox本题答案：【错误】9、【判断题】die是死亡的意思。本题答案：【错误】10、【判断题】输入输出单元较多而内部逻辑较少且一般为I/O单元限制型设计时，一般选用窄的I/O单元本题答案：【正确】11、【填空题】flip-chips的中文意思？本题答案：【倒置封装】12、【填空题】SDC的中文意思本题答案：【标准时序约束】13、【填空题】芯片大小的英文是（）本题答案：【diesize】14、【填空题】端口的文件的后缀一般用（）本题答案：【.io】15、【填空题】信号端口的关键是（）本题答案：【选择驱动的大小】16、【填空题】电源环路的英文（）本题答案：【powerring】17、【填空题】电源条线的英文（）本题答案：【powerstripe】18、【填空题】全局电源网络连接的英文（）本题答案：【globalnetconnect】19、【填空题】标准单元的供电网络与核心电源网格总连接设计称为（）（复数）。本题答案：【followpins】20、【填空题】芯片核心的英文是（）本题答案：【core】21、【填空题】布局的主要工作是（）的布局本题答案：【标准单元】3.4、3.5、3.6、3.7测试题目1、【单选题】在innovus中删除power采用的指令是editDelete-type（）本题答案：【Special】2、【单选题】scanchain的规则在（）文件中。本题答案：【DEF】3、【单选题】dc生成的netlist的格式是（）本题答案：【VerilogHDL】4、【单选题】create_clock-period3.0[get_portsclk]这句语句中表示的是clk时钟频率是（）本题答案：【333MHz】5、【单选题】followpins是金属()层。本题答案：【1】6、【多选题】扫描链的目标是（）。本题答案：【减小扫描的走线长度#节约布线空间】7、【多选题】DEF含有（）。H、布线内容I、层的含义J、设计规则本题答案：【连接关系#芯片面积#布图规划区域#电源域#标准单元位置属性#端口位置信息#布线内容】8、【多选题】打开dc的指令（）。本题答案：【design_vision-topo#design_vision#dc_shell】9、【判断题】布局需要考虑setuptime的违例即可。本题答案：【正确】10、【判断题】place_opt_design指令含有scanchain内容。本题答案：【正确】11、【判断题】place_design指令含有scanchain内容本题答案：【错误】12、【判断题】DEF文件是二进制代码。本题答案：【错误】13、【填空题】阻塞或者拥塞的英文单词（）本题答案：【congestion】14、【填空题】扫描链是英文（）本题答案：【scanchain】15、【填空题】DEF的中文（）本题答案：【设计交换格式】16、【填空题】dc编译到门级器件的指令是（）本题答案：【compile_ultra】17、【填空题】在dc中清除前面的约束用的指令是（）本题答案：【reset_design】18、【填空题】检查时序的指令是（）本题答案：【check_timing】19、【填空题】addWellTap-cellTAP2HJ-cellInterval115-prefixWELLTAP-checkerBoard该指令是为了避免（）效应对芯片的损伤。本题答案：【latchup】20、【填空题】芯片设置中高电位一般设置为VCC，那么低电位是（）本题答案：【GND】21、【填空题】芯片设置中高电位一般设置为VDD，那么低电位是（）本题答案：【VSS】22、【填空题】在退出时的指令是（）。本题答案：【exit】时钟信号STAMeasuresPathDelaysThroughaCircuit4.1-4.3测试1、【单选题】在时钟约束的定义中体现时钟频率的一个英文单词（）(小写！)本题答案：【period】2、【单选题】在VerilogHDL语言中，定义时间单位的变量是（）本题答案：【timescale】3、【单选题】实际的时钟信号跳变时间是不可能为零的，所以我们可以用()去模拟这个跳变时间本题答案：【set_clock_transition】4、【单选题】在大规模集成电路中，大部分时序元件的数据传输是由时钟同步控制的时钟频率决定了数据处理和传输的速度，（）是电路性能的最主要的标志。本题答案：【时钟频率】5、【单选题】随着晶体管尺寸的减小，（）不断提高。本题答案：【组合逻辑电路的开关速度】6、【多选题】在时钟综合前已经完成的是（）本题答案：【powerring#powerstripe#blockring#flowerpin】7、【多选题】在时钟约束的定义中体现时钟延时的一个英文单词是延迟（latency），由（）构成。本题答案：【最大外部时钟延时#内部时钟延时】8、【多选题】在时钟约束的定义中体现时钟不确定性的一个英文单词不确定性（uncertainty），它有（）组成本题答案：【jitter#skew#setupmargin】9、【多选题】在集成电路进入深亚微米阶段，决定时钟频率的主要因素有两个，是（）本题答案：【组合逻辑部分的最长电路延时#同步元件内的时钟偏斜(clockskew)】10、【多选题】调节时钟时序的器件有（）本题答案：【时钟缓冲单元#延时缓冲单元】11、【判断题】在VerilogHDL语言中，延时时间可以随心写（）。本题答案：【正确】12、【判断题】Clk时钟信号可以用芯片生成一部分。本题答案：【正确】13、【判断题】在集成电路进入深亚微米阶段，时钟树综合的主要目的是减小时钟偏斜。本题答案：【正确】14、【判断题】在数字集成电路后端设计中，可以随意更改器件内部延时。本题答案：【错误】15、【判断题】时钟树综合中分析的延时就是芯片的真实延时。本题答案：【错误】16、【填空题】在数字集成电路设计过程中的脚本文件的后缀是（）不含点本题答案：【tcl】17、【填空题】create_clock-period10.000-waveform{0.0006.000}-nameclk6040[get_ports{clk}]的中文意义。本题答案：【占空比为60%的时钟周期为10的clk6040时钟连接clk端口】18、【填空题】set_clock_uncertainty0.3的中文含义本题答案：【设置时钟的不确定性为0.3】19、【填空题】占空比的英文本题答案：【dutycycle】20、【填空题】时钟树综合前没有延时的是（）（英文，全小写）本题答案：【idealclock】4.4-4.6测试1、【单选题】指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。本题答案：【holdtime】2、【单选题】决定该触发器之间的组合逻辑的最大延迟是（）。本题答案：【setuptime】3、【单选题】ICC在placement阶段提供了一个命令（）本题答案：【place_opt】4、【单选题】ICC在时钟树综合阶段也提供了一个命令（）本题答案：【clock_opt】5、【单选题】Innovus中时钟树综合的命令本题答案：【ccopt_design-CTS】6、【多选题】时钟树上的功耗由（）组成。本题答案：【静态功耗#短路功耗#跳变功耗】7、【多选题】时间路径通常有()。本题答案：【基本输入到基本输出#基本输入到寄存器数据端口#寄存器时钟端口到基本输出#寄存器时钟端口到寄存器数据端口】8、【多选题】数据到达时间（DataArrivalTime）：输入数据在有效时钟沿后到达所需要的时间。主要分为（）本题答案：【时钟到达寄存器时间（Tclk1）#寄存器输出延时（Tco）#数据传输延时（Tdata）】9、【多选题】时钟周期包括：（）本题答案：【寄存器的门延时#两个寄存器组合逻辑电路中最坏的延时#建立时间#时钟偏差】10、【多选题】在数字集成电路后端设计中，时钟树综合采用的软件是（）本题答案：【ICC#Innovus】11、【多选题】clocktree常用的名称本题答案：【routpin#sinkpin#leafnet#trunknet】12、【判断题】时钟偏差的存在，导致时钟频率降低，损失性能。本题答案：【正确】13、【判断题】降低工作频率，能够解决由于时钟偏差所导致的保持时间违例。本题答案：【错误】14、【判断题】violation是合法。本题答案：【错误】15、【判断题】功能仿真：不包含延时信息，只关注实现功能的理想条件下的仿真。本题答案：【正确】16、【判断题】ICC在时钟树综合阶段是根据设计者的设置和约束自动完成时钟树综合的工作。本题答案：【正确】17、【填空题】skew的中文本题答案：【偏差】18、【填空题】建立时间的英文本题答案：【setuptime】19、【填空题】保持时间的中文。本题答案：【holdtime】20、【填空题】转换时间的英文本题答案：【transitiontime】21、【填空题】STA的中文本题答案：【静态时序分析】写出自己知道的DRC规则。Intel面试题目之1-金属层面试题目之-25.1、5.2测试1、【单选题】工艺天线效应的英文本题答案：【PAE】2、【单选题】纳米规则通过（）文件进行定义和控制本题答案：【LEF】3、【单选题】Routing的布通率是()本题答案：【100%】4、【单选题】数字集成电路中各逻辑单元和模块间的相互关系是通过节点（）来实现。本题答案：【net】5、【单选题】数字集成电路中对同一节点的要求是（）本题答案：【全部要连】6、【多选题】布线中实施过程中，包括：（）本题答案：【globalrouting#detailrouting#searchandrepair】7、【多选题】横向布线是哪些层。本题答案：【1#3#5#7】8、【多选题】预防工艺天线效应是措施？本题答案：【天线二极管#跳转到上一层金属】9、【多选题】全局布线的目的本题答案：【使总连线最短#布线分数均匀#不引起局部拥塞#使关键路径延时最小#避免串扰】10、【多选题】详细布线的要求：本题答案：【理解所有设计规则#自动切换并综合利用多层金属作连线#遵守时序规则#对总连线长度进行优化】11、【判断题】详细布线是局部布线。本题答案：【正确】12、【判断题】详细布线必须遵循DRC。本题答案：【正确】13、【判断题】布线间距的英文是pick。本题答案：【正确】14、【判断题】DSM芯片可以用到通孔叠砌本题答案：【正确】15、【判断题】在化学机械打平工艺中，对每层的互联线金属在单位区间内达到一定的密度。本题答案：【正确】16、【填空题】短路的英文。本题答案：【short】17、【填空题】开路的英文本题答案：【open】18、【填空题】违例的英文本题答案：【violation】19、【填空题】终端的英文本题答案：【terminal】20、【填空题】网线的英文本题答案：【net】第5章测试21、【单选题】NanoRoute是（）本题答案：【详细布线】2、【单选题】实验布线的指令是（）本题答案：【earlyGlobalRoute】3、【单选题】电源布线采用的菜单是（）本题答案：【SpecialRoute】4、【单选题】Flipchiprouting的指令是（）本题答案：【fcroute】5、【单选题】在Innovus中修改部分violation后再进行布线采用的指令（）本题答案：【ecoRoute】6、【多选题】预防和修复串扰的方法是：（）本题答案：【增加走线间隔#将关键信号线屏蔽#缩短平行走线的长度#转换到另一层连线#加入缓冲器】7、【多选题】纳米设计规则包括（）本题答案：【paralleloverlapcutspacing#EOL#minimumstepmaximumedge#maximumfloatingarea】8、【多选题】Specialrouting包括本题答案：【ring#followpins#stripes】9、【多选题】布线的算法有（）本题答案：【通道布线#面积布线】10、【多选题】route_opt这个命令完成（）本题答案：【routesignalnets#optimize】11、【多选题】Innovus有（）绕线。本题答案：【earlyGlobalRoute#sRoute#Fcroute#NanoRoute】12、【判断题】在深纳米设计中顶层几层金属可以用45度方向的规则来实现。本题答案：【正确】13、【判断题】布线中先布clock，再布signal。本题答案：【正确】14、【判断题】时钟树布线的优先权高些。本题答案：【正确】15、【判断题】运行完route_opt，就可以直接流片了。本题答案：【错误】16、【判断题】earlyGlobalRoute的速度快于NanoRoute。本题答案：【正确】17、【填空题】布线修正的英文是本题答案：【searchandrepair】18、【填空题】总线的英文是本题答案：【bus】19、【填空题】setRouteMode-earlyGlobalMaxRouteLayer6-earlyGlobalMinRouteLayer2的意义本题答案：【earlyGlobal62】20、【填空题】Fanout的中文本题答案：【扇出】21、【填空题】加权布线可以用（）文档去控制。本题答案：【DEF】第7章作业1第7章测试11、【单选题】芯片的功耗分析与()有关本题答案：【电源网络的电压降】2、【单选题】当反相器输入由1到0变化时，PMOS（）NMOS（）本题答案：【导通，截止】3、【单选题】当栅极输入电压小于阈值电压时由于亚阈值传导所产生的静态电流，此时器件工作在（），有电流从漏极流向源极，此电流叫亚阈值电流。本题答案：【弱反型区】4、【单选题】门栅感应漏极泄漏电流的英文是（）本题答案：【GIDL】5、【单选题】在亚阈值下的漏电流，主要是()引起的。本题答案：【沟道内的载流子扩散】6、【多选题】芯片的功耗分析有（）本题答案：【动态分析#静态分析】7、【多选题】深压微米工艺是（）本题答案：【65nm#45nm】8、【多选题】(),动态功耗必须分析。本题答案：【65nm#9nm#25nm】9、【多选题】功耗计算有（）。本题答案：【向量法#无向量法】10、【多选题】动态功耗包括（）本题答案：【开关功耗#短路功耗#内部功耗】11、【多选题】静态功耗主要是由（）组成。本题答案：【反向偏置的PN结二极管电流#亚阈值电流#门栅感应漏极泄露电流#门栅泄露电流产生的功耗】12、【判断题】反相器输入由1到0变化时，NMOS导通PMOS截止，输出从1到0，负载对地放电操作。本题答案：【正确】13、【判断题】反相器的PMOS和NMOS只能一个导通。本题答案：【错误】14、【判断题】亚阈值电流成指数形式增长。本题答案：【正确】15、【判断题】栅极电流产生的原因主要有两个：一是栅氧化层两端PN结的隧穿效应；二是热电子注入效应。本题答案：【正确】16、【判断题】开关功耗与电路的工作频率成正比，与负载电容成正比，与电压成正比本题答案：【错