计算机组成原理唐朔飞课件-第4章-存储器

第４章存储器4.1概述4.2主存储器4.3高速缓冲存储器4.4辅助存储器4.1概述一、存储器分类1.按存储介质分类(1)半导体存储器(2)磁表面存储器(3)磁芯存储器(4)光盘存储器易失TTL、MOS磁头、载磁体硬磁材料、环状元件激光、磁光材料非易失(1)存取时间与物理地址无关（随机访问）顺序存取存储器磁带2.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器磁盘在程序的执行过程中可读可写在程序的执行过程中只读4.1概述一、存储器分类磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM3.按在计算机中的作用分类4.1概述一、存储器分类4.1概述一、存储器分类

高速缓冲存储器：高速缓冲存储器（Cache）位于主存和CPU之间，用于存放正在执行的程序段和数据，以便CPU能高速地使用它们。Cache的存储速度与CPU的速度相匹配，但存储量较小，价格较高，一般制作在CPU芯片中

主存储器：主存用来存放计算机运行期间所需要的程序和数据，CPU可直接随机地进行读写访问。主存有一定容量，存储速度较高。由于CPU要频繁地访问主存，所以主存的性能在很大程度上影响了整个计算机系统的性能

辅助存储器：辅助存储器又称为外部存储器或后援存储器，用于存放当前暂不参与运行的程序和数据以及一些需要永久性保存的信息。辅存设在主机外部，容量极大且成本很低，但存储速度较低，而且CPU不能直接访问它。辅存中的信息必须通过专门的程序调入主存后，CPU才能使用

高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／1.存储器三个主要特性的关系二、存储器的层次结构CPUCPU主机4.1概述缓存CPU主存辅存2.缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）4.1概述二、存储器的层次结构4.2主存储器一、概述1.主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR地址总线数据总线读写……………2.主存和CPU的联系MDRMARCPU主存读数据总线地址总线写4.2主存储器一、概述

高位字节地址为字地址

低位字节地址为字地址设地址线24根按字节寻址按字寻址若字长为16位按字寻址若字长为32位字地址字节地址11109876543210840字节地址字地址4523014203.主存中存储单元地址的分配224=16M8M4M4.2主存储器一、概述(2)存储速度4.主存的技术指标(1)存储容量(3)存储器的带宽主存存放二进制代码的总位数

读出时间写入时间存储器的访问时间

存取时间存取周期读周期写周期

连续两次独立的存储器操作（读或写）所需的最小间隔时间

单位时间内存储器存取的信息量；位/秒4.2主存储器一、概述芯片容量二、半导体存储芯片1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线…数据线…地址线（单向）数据线（双向）1041411384.2主存储器1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线读/写控制线地址线…数据线…片选线读/写控制线（低电平写高电平读）（允许读）CSCEWE（允许写）WEOE二、半导体存储芯片4.2主存储器存储芯片片选线的作用用16K×1位的存储芯片组成64K×8位的存储器

32片当地址为65535时，此8片的片选有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位二、半导体存储芯片4.2主存储器0,015,015,70,7

读/写控制电路

地址译码器

字线015……16×8矩阵………07D07D位线读/写选通A3A2A1A0……2.半导体存储芯片的译码驱动方式(1)线选法00000,00,7…0…07…D07D读/写选通

读/写控制电路

二、半导体存储芯片4.2主存储器A3A2A1A0A40,310,031,031,31

Y地址译码器

X地址译码器

32×32矩阵……A9I/OA8A7A56AY0Y31X0X31D读/写……(2)重合法00000000000,031,00,31……I/OD0,0读二、半导体存储芯片4.2主存储器三、随机存取存储器1.静态RAM(SRAM)(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择T1~T44.2主存储器A´T1

~T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A´列地址选择行地址选择DOUT

①静态RAM基本电路的读

操作行选

T5、T6开T7、T8开列选读放DOUTVAT6T8DOUT读选择有效T1~T4T5T6T7T8A´ADIN位线A位线A´列地址选择行地址选择写放写放读放DOUT写选择读选择

②静态RAM基本电路的写

操作行选T5、T6开两个写放DIN列选T7、T8开（左）

反相T5A´（右）

T8T6ADINDINT7写选择有效T1~T4(2)静态RAM芯片举例①Intel2114外特性存储容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…三、随机存取存储器4.2主存储器

②Intel2114RAM矩阵(64×64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

②Intel2114RAM矩阵(64×64)读第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

②Intel2114RAM矩阵(64×64)读150311647326348…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读0163248CSWE15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0…164832………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………01632480000000000…………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………01632480…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

③Intel2114RAM矩阵(64×64)写第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

③Intel2114RAM矩阵(64×64)写150311647326348…………第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40…164832………第一组第二组第三组第四组

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480…164832………ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻(3)静态RAM读时序tAtCOtOHAtOTDtRC片选有效读周期

tRC

地址有效下一次地址有效读时间

tA

地址有效数据稳定tCO

片选有效数据稳定tOTD

片选失效输出高阻tOHA

地址失效后的数据维持时间ACSWEDOUTDIN(4)静态RAM(2114)写

时序tWCtWtAWtDWtDHtWR写周期

tWC

地址有效下一次地址有效写时间

tW

写命令WE

的有效时间tAW地址有效片选有效的滞后时间tWR片选失效下一次地址有效tDW数据稳定

WE失效tDH

WE失效后的数据维持时间DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态RAM基本单元电路2.动态RAM(DRAM)读出与原存信息相反读出时数据线有电流为“1”数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”放电为“0”T3T2T1T无电流有电流单元电路读写控制电路列地址译码器………读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线……………0…(2)动态RAM芯片举例①三管动态RAM芯片(Intel1103)读00000000000D…00单元电路读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…②三管动态RAM芯片(Intel1103)写11111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…11111…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……0100011111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……1111110100011…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001读写控制电路…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001读写控制电路…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001读写控制电路…②三管动态RAM芯片(Intel1103)写时序与控制行时钟列时钟写时钟WERASCAS

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DINDOUT~行地址缓存器列地址缓存器③单管动态RAM4116(16K×

1位)外特性DINDOUTA'6A'0~

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs④4116(16K×1位)芯片读

原理

读放大器

读放大器

读放大器……63000I/O缓冲输出驱动OUTD

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs…⑤4116(16K×1位)芯片写

原理数据输入I/O缓冲I/O缓冲DIN读出放大器

读放大器630(3)动态RAM时序

行、列地址分开传送写时序行地址RAS有效写允许WE有效(高)数据

DOUT

有效数据

DIN

有效读时序行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效(4)动态RAM刷新刷新的过程实质上是先将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程。规定在一定时间内，对DRAM的全部基本单元电路必做一次刷新，一般取2ms，即刷新周期或再生周期。刷新是一行行进行的。①集中式---正常读/写操作与刷新操作分开进行，刷新集中完成。特点：存在一段停止读/写操作的死时间②分散式---将一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。特点：不存在停止读/写操作的死时间③异步式---前两种方式的结合，每隔一段时间刷新一次，保证在刷新周期内对整个存储器刷新一遍。(4)动态RAM刷新

刷新与行地址有关①集中刷新（存取周期为0.5

s

）“死时间率”为128/4000×100%=3.2%“死区”为0.5

s

×128=64

s

周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936

s）

128个周期（64

s）

刷新时间间隔（2ms）刷新序号••••••tcXtcY••••••以128×128矩阵为例“死时间率”为32/4000×100%=0.8%“死区”为0.5μs×32=16μs周期序号地址序号tc0123967396801tctctctc3999VW0131读/写或维持刷新读/写或维持3968个周期（1984）32个周期（16）刷新时间间隔（2ms）刷新序号•••••••μsμstcXtcY••••••设以32

×32矩阵为例，存取周期为0.5μs，那么该种DRAM的“死区”时间和“死时间率”各为多少？(4)动态RAM刷新tC=tM+tR读写刷新无“死区”②

分散刷新（存取周期为1μs）(存取周期为0.5μs+0.5μs)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个读写周期以128

×128矩阵为例每隔128μs就可以将存储芯片全部刷新一遍，比容许的时间间隔2ms小的多。③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5

s

）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5

s

若每隔15.6

s（2000/128）刷新一行每行每隔2ms刷新一次3.动态RAM和静态RAM的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存四、只读存储器1.掩模ROM(MROM)行列选择线交叉处有MOS管为“1”行列选择线交叉处无MOS管为“0”2.PROM(一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断4.2主存储器3.EPROM(多次性编程)(1)N型沟道浮动栅MOS电路G栅极S源D漏紫外线全部擦洗D端加正电压形成浮动栅S与D不导通为“0”D端不加正电压不形成浮动栅S与D导通为“1”SGDN+N+P基片GDS浮动栅

SiO2+++++___

四、只读存储器4.2主存储器…控制逻辑Y译码X译码数据缓冲区Y控制128×128存储矩阵……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的逻辑图和引脚PD/ProgrPD/Progr功率下降/编程输入端

读出时为低电平四、只读存储器4.2主存储器4.EEPROM(多次性编程)电可擦写局部擦写全部擦写5.FlashMemory(闪速型存储器)比EEPROM快EPROM价格便宜集成度高EEPROM电可擦洗重写具备RAM功能四、只读存储器4.2主存储器用1K

×

4位存储芯片组成1K

×

8位的存储器？片

五、存储器与CPU的连接1.存储器容量的扩展(1)位扩展（增加存储字长）10根地址线8根数据线DD……D0479AA0•••21142114CSWE2片4.2主存储器(2)字扩展（增加存储字的数量）用1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线？片2片1K×8位1K×8位D7D0•••••••••••••••WEA1A0•••A9CS0A10

1CS1

五、存储器与CPU的连接4.2主存储器(3)字、位扩展用1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片选译码……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片

五、存储器与CPU的连接4.2主存储器

2.存储器与CPU的连接

(1)地址线的连接(2)数据线的连接(3)读/写命令线的连接(4)片选线的连接(5)合理选择存储芯片(6)其他时序、负载

五、存储器与CPU的连接4.2主存储器例4.1

解:

(1)写出对应的二进制地址码(2)确定芯片的数量及类型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位(3)分配地址线A10~A0接2K

×

8位ROM的地址线A9~A0接1K

×

4位RAM的地址线(4)确定片选信号CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1CPU与存储器的连接图………例4.2

P95课后作业，下堂课上交并讲解4.2主存储器4.2主存储器4.2主存储器例4.3

设CPU有20根地址线，16根数据线。并用IO/M作访存控制信号。RD为读命令，WR为写命令。CPU可通过BHE和A0来控制按字节或按字两种形式访问。问题：1.CPU按字节访问和按字访问的地址范围各是多少？2.CPU按字节访问时需要分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。3.画出对应上述范围的CPU与存储芯片的连接图。4.2主存储器六、存储器的校验1.海明码

4.2主存储器海明码是一种可以纠正一位差错的编码。它是利用在信息位为n位，增加k位冗余位，构成一个n+k位的海明码字，然后用k个检测关系式产生的k个校正因子来区分无错和在码字中的n+k个不同位置的一位错。海明码的编码效率为：R=n/(n+k)，式中n为信息位位数，k为增加冗余位位数。汉明码的组成需增添？位检测位检测位的位置？检测位的取值？2k

≥

n+k+1检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关组成汉明码的三要素2.汉明码的组成2i

(i=0，1，2，3，，k-1)…六、存储器的校验4.2主存储器各检测位Ci

所承担的检测小组为gi

小组独占第2i－1

位gi和gj

小组共同占第2i－1+2j－1

位gi、gj和gl

小组共同占第2i－1+2j－1+2l－1

位C1检测的g1小组包含第1，3，5，7，9，11，…C2检测的g2小组包含第2，3，6，7，10，11，…C4检测的g3小组包含第4，5，6，7，12，13，…C8检测的g4小组包含第8，9，10，11，12，13，14，15，24，…六、存储器的校验4.2主存储器例4.4求0101按“偶校验”配置的汉明码解：∵n=4根据2k

≥n+k+1得k=3汉明码排序如下:二进制序号名称1234567C1C2C40∴0101的汉明码为

0100101010110六、存储器的校验4.2主存储器按配偶原则配置0011的汉明码二进制序号名称1234567C1C2C41000011解：∵n=4根据2k

≥n+k+1取k=3C1=357=1C2=367=0C4=567=0∴0011的汉明码为

1000011练习13.汉明码的纠错过程形成新的检测位Pi

，如增添3位（k=3），新的检测位为P4P2P1

。以k=3为例，Pi

的取值为P1=13

57P2=23

67P4=45

67对于按“偶校验”配置的汉明码不出错时P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，P1=1357=0无错P2=2367=1有错P4=4567=1有错∴P4P2P1=110第6位出错，可纠正为0100101，故要求传送的信息为

0101。纠错过程如下例4.5解：

已知接收到的汉明码为0100111（按配偶原则配置）试问要求传送的信息是什么?

练习2P4=4567=1P2=2367=0P1=1357=0∴P4P2P1=100第4位错，可不纠写出按偶校验配置的汉明码0101101的纠错过程练习3按配奇原则配置0011的汉明码配奇的汉明码为0101011六、存储器的校验4.2主存储器七、提高访存速度的措施采用高速器件

调整主存结构1.单体多字系统W位W位W位W位W位

地址寄存器

主存控制器......单字长寄存器数据寄存器存储体采用层次结构Cache–主存增加存储器的带宽4.2主存储器2.多体并行系统(1)高位交叉M0……M1……M2M3…………体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111顺序编址各个体并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址译码体内地址体号体号(1)高位交叉M0……M1……M2M3…………

体号体内地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各个体轮流编址M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址译码

体号体内地址

体号(2)低位交叉各个体轮流编址低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期启动存储体0启动存储体1启动存储体2启动存储体3

设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足T＝4τ。连续读取4个字所需的时间为T＋(4

－1)τ七、提高访存速度的措施4.2主存储器(3)存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响CPU工作的请求源，给予次高优先级控制线路排队器节拍发生器QQCM来自各个请求源

…主脉冲存控标记触发器七、提高访存速度的措施4.2主存储器3.高性能存储芯片(1)SDRAM(同步DRAM)在系统时钟的控制下进行读出和写入CPU无须等待(2)RDRAM由Rambus开发，主要解决存储器带宽问题(3)带Cache的DRAM在DRAM的芯片内集成了一个由SRAM组成的Cache，有利于猝发式读取

七、提高访存速度的措施4.2主存储器4.3高速缓存一、概述1.问题的提出避免CPU“空等”现象CPU和主存（DRAM）的速度差异缓存CPU主存容量小速度高容量大速度低程序访问的局部性原理2.Cache的工作原理(1)主存和缓存的编址主存和缓存按块存储块的大小相同B为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号M0……M1……M2M3…………体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111讲过内容(2)命中与未命中缓存共有C块主存共有M块M>>C主存块调入缓存主存块与缓存块建立了对应关系用标记记录与某缓存块建立了对应关系的主存块号命中未命中主存块与缓存块未建立对应关系主存块未调入缓存2.Cache的工作原理(3)Cache的命中率CPU欲访问的信息在Cache中的比率命中率与Cache的容量与块长有关一般每块可取4~8个字块长取一个存取周期内从主存调出的信息长度CRAY_116体交叉块长取16个存储字

IBM370/1684体交叉

块长取4个存储字（64位×4

=

256位）4.3高速缓存一、概述(4)Cache–主存系统的效率效率e

与命中率有关

设Cache命中率为h，访问Cache的时间为tc

，

访问主存的时间为tm

则

e=×100%tc

h

×

tc+(1－h)×tm访问Cache的时间平均访问时间

e=×100%4.3高速缓存一、概述3.Cache的基本结构Cache替换机构Cache存储体主存Cache地址映射变换机构由CPU完成4.3高速缓存一、概述4.Cache的读写操作

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始是否是否读4.3高速缓存一、概述Cache和主存的一致性4.Cache的读写操作写写直达法（Write–through）写回法（Write–back）写操作时数据既写入Cache又写入主存

写操作时只把数据写入Cache而不写入主存当Cache数据被替换出去时才写回主存

写操作时间就是访问主存的时间，读操作时不涉及对主存的写操作，更新策略比较容易实现写操作时间就是访问Cache的时间，读操作Cache失效发生数据替换时，被替换的块需写回主存，增加了Cache的复杂性5.Cache的改进(1)增加Cache的级数片载（片内）Cache片外Cache(2)统一缓存和分立缓存指令Cache数据Cache与主存结构有关与指令执行的控制方式有关是否流水Pentium8K指令Cache8K数据CachePowerPC62032K指令Cache

32K数据Cache

字块2m－1

字块2c+1

字块2c+1－1

字块2c

+1

字块2c

字块2c－1

字块1字块0………主存储体字块1

标记字块0

标记字块2c－1标记Cache存储体t位012c－1…

字块字块地址

主存字块标记t位c

位b

位主存地址比较器（t位）=≠不命中有效位=1？*m位Cache内地址否是命中二、地址映射1.直接映射每个缓存块

i可以和若干个主存块对应每个主存块

j只能和一个缓存块对应i=j

mod

C

字块2c+1

字块2c字块0字块04.3高速缓存2.全相联映射主存中的任一块可以映射到缓存中的任一块字块2m－1字块2c－1字块1

字块0……字块2c－1字块1字块0…标记标记标记主存字块标记

字块内地址主存地址m=t+c

位b位m

=

t+cCache存储器主存储器

字块0二、地址映射4.3高速缓存字块2m－1字块2c-r+1

字块2c-r+

1

字块2c-r字块2c-r

－

字块1字块0………字块3标记字块1标记字块2c－1标记字块2标记字块0标记字块2c－2标记…………

字块内地址组地址主存字块标记s=t+r位q=

c－r位b位组012c-r－1主存地址Cache主存储器m位共Q组，每组内两块（r=1)1某一主存块

j按模Q映射到缓存的第i

组中的任一块i=j

mod

Q直接映射全相联映射3.组相联映射字块0字块1字块0

字块2c-r

字块2c-r+1二、地址映射4.3高速缓存三、替换算法1.先进先出（FIFO）算法2.近期最少使用（LRU）算法小结某一主存块只能固定映射到某一缓存块直接全相联组相联某一主存块能映射到任一缓存块某一主存块只能映射到某一缓存组中的任一块不灵活成本高4.3高速缓存4.4辅助存储器一、概述计算机中的存储器分为主存储器和辅助存储器两大类。主存储器用来存放需立即使用的程序和数据，要求存取速度快，通常由半导体存储器构成。辅助存储器用于存放当前不需立即使用的信息，一旦需要，再和主存成批地交换数据。它作为主存的后备和补充，是主机的外部设备，因此又称为外存储器。辅助存储器的特点是容量大、成本低，通常在断电后仍能保存信息，是“非易失性”存储器，其中大部分存储介质还能脱机保存信息。当前市场上流行的辅助存储器主要有磁表面存储器、光存储器和半导体存储器等。4.4辅助存储器一、概述1.特点不直接与CPU交换信息2.磁表面存储器的技术指标(1)记录密度对于磁盘存储器，磁道是磁盘表面上的许多同心圆。在有多个盘片构成的盘组中，由处于同一半径的磁道组成的一个圆柱面，称为柱面。沿磁盘半径方向单位长度的磁道数称为道密度

Dt，各磁道上所有记录的信息量是相同的。道密度的单位是道／英寸(trackperinch，简称TPI)或道／毫米TPM。单位长度磁道所能记录二进制信息的位数叫位密度或线密度Db。单位是位／英寸bpi(bitsperinch)或位／毫米bpm。指最内圈磁道上的位密度（最大位密度）。4.4辅助存储器一、概述存储容量C=？(2)存储容量存储容量指磁表面存储器所能存储的二进制信息总量。一般用字节为单位。磁盘存储器有格式化容量和非格式化容量两个指标。格式化容量指按照某种特定的记录格式所能存储信息的总量，也就是用户真正可以使用的容量。非格式化容量是磁记录表面可以利用的磁化单元总数。将磁盘存储器用于计算机系统中，必须首先进行格式化操作，然后才能供用户记录信息，格式化容量一般约为非格式化容量的60%～70%。C=每磁道记录的二进制代码数s×每盘面磁道数k×盘面数n4.4辅助存储器一、概述(3)平均寻址时间寻址时间包括两部分：一是磁头寻找目标磁道所需的找道时间ts；二是找到磁道以后，磁头等待所需要读写的区段旋转到它的下方所需要的等待时间tw。由于寻找相邻磁道和从最外面磁道找到最里面磁道所需的时间不同，磁头等待不同区段所花的时间也不同，因此，取它们的平均值，称作平均寻址时间Ta，它由平均找道时间tsa和平均等待时间twa组成： Ta＝Tsa+Twa＝(tsmax+tsmin)/2+(twmax+twmin)/2辅存的速度寻址时间磁头读写时间4.4辅助存储器一、概述(4)数据传输率Dr

=

Db

×V磁表面存储器在单位时间内与主机之间传送数据的位数或字节数，叫数据传输率Dr。为确保主机与磁表面存储器之间传输信息不丢失，传输率与存储设备和主机接口逻辑两者有关。从设备方面考虑，传输率等于记录密度Db和记录介质的运动速度V的乘积。从主机接口逻辑考虑，应有足够快的传送速度接收／发送信息，以便主机与辅存之间的传输正确无误。(5)误码率出错信息位数与读出信息的总位数之比二、磁记录原理和记录方式1.磁记录原理写局部磁化单元载磁体写线圈SNI局部磁化单元写线圈SN铁芯磁通磁层写入“0”写入“1”I4.4辅助存储器磁表面存储器通过磁头和记录介质的相对运动完成写入和读出。N读线圈S读线圈SN铁芯磁通磁层运动方向运动方向ssttffee读出“0”读出“1”读1.磁记录原理二、磁记录原理和记录方式4.4辅助存储器2.磁表面存储器的记录方式磁记录方式是一种编码方法，指的是按照某种规律将一连串二进制数字信息变换成存储介质磁层的相应磁化翻转形式，并经读写控制电路实现这种转换规律。采用高效可靠的记录方式，是提高记录密度的有效途径之一。几种常见的磁记录方式的写入电流波形，也是磁层上相应位置所记录的理想磁化状态或磁化强度。2.磁表面存储器的记录方式

给磁头写入线圈送入的一串脉冲电流中，正脉冲表示“1”，负脉冲表示“0”，从而使磁层在记录“1”时从未磁化状态转变到某一方向的饱和磁化状态，而在记录“0”时从未磁化状态转变到另一方向的饱和磁化状态。在两位信息之间，线圈里的电流为零，这是归零制的特点。因磁层为硬磁材料，采用这种方法去磁比较麻烦，也就是说改写磁层上的记录比较困难，改写时，一般先去磁，后写入。(1)归零制(RZ)2.磁表面存储器的记录方式

在记录信息时，磁头线圈里如果没有正向电流就必有反向电流，而没有无电流的状态，为不归零制。磁层不是正向被饱和磁化就是反向被饱和磁化，当连续写入“1”或“0”时，写电流的方向是不改变的。因此，这种记录方式比归零制减少了磁化翻转的次数。(2)不归零制(NRZ)2.磁表面存储器的记录方式

和不归零制一样，记录信息时，磁头线圈中始终有电流通过。不同之处在于，流过磁头的电流只有在记录“1”时变化方向，使磁层磁化方向翻转；记录“0”时，电流方向不变，磁层保持原来的磁化方向。因此称为“见1就翻的不归零制”。(3)见“1”就翻的不归零制(NRZ1)2.磁表面存储器的记录方式

调相制又称相位编码(PE)，它是利用两个相位相差180°的磁化翻转方向代表数据“0”和“1”。也就是说，假定记录数据“0”时，规定磁化翻转的方向由负变为正，则记录数据“1”时从正变为负。当连续出现两个或两个以上“1”或“0”时，为了维持上述原则，在位周期起始处也要翻转一次。(4)调相制(PM)2.磁表面存储器的记录方式

调频制的记录规则是，记录“1”时，不仅在位周期的中心产生磁化翻转，而且在位与位之间也必须翻转。记录“0”时，位周期中心不产生磁化翻转，但位与位之间的边界处要翻转一次。由于记录数据“1”时磁化翻转的频率为记录数据“0”时的两倍，因此又称“倍频制”。(5)调频制(FM)2.磁表面存储器的记录方式

这种记录方式基本上与调频制相同，即记录数据“1”时在位周期中心磁化翻转一次，记录数据“0”时不翻转。区别在于只有连续记录两个或两个以上“0”时，才在位周期的起始位置翻转一次，而不是在每个位周期的起始处都翻转。(6)改进调频制(MFM)011100010数据序列MFMT位周期2.磁表面存储器的记录方式011100010数据序列RZNRZNRZ1PMFMMFMT位周期例NRZ1的读出代码波形0110010数据序列驱动电流磁通变化感应电势同步脉冲读出代码二、磁记录原理和记录方式4.4辅助存储器三、硬磁盘存储器1.硬磁盘存储器的类型(1)固定磁头（每一个磁道都对应一个磁头）和移动磁头（磁头在磁盘盘面上径向移动）(2)可换盘和固定盘可换盘存储器是指磁盘不用时可以从驱动器中取出脱机保存。4.4辅助存储器固定盘存储器是指磁盘不能从驱动器中取出，更换时要把整个“头盘组合体”一起更换。这种结构的磁盘存储器称为温彻斯特磁盘(WinchesterDisk)。它是目前应用最广，最有代表性的硬磁盘存储器。三、硬磁盘存储器2.硬磁盘存储器结构磁盘控制器磁盘驱动器盘片主机4.4辅助存储器磁盘磁盘组主轴磁头音圈电机位置检测定位驱动模拟控制放大闭环自动控制系统由磁盘控制器送来的目标磁道信号测速输出读写臂传动机构主轴定位驱动数据控制(1)磁盘驱动器三、硬磁盘存储器4.4辅助存储器(2)磁盘控制器接收主机发来的命令，转换成磁盘驱动器的控制命令实现主机和驱动器之间的数据格式转换控制磁盘驱动器读写通过总线(3)盘片对主机对硬盘（设备）磁盘控制器是主机与磁盘驱动器之间的接口由硬质铝合金材料制成三、硬磁盘存储器4.4辅助存储器3.磁盘阵列存储器三、硬磁盘存储器4.4辅助存储器廉价冗余磁盘阵列(RedundentArrayOfInexpensiveDisk，简称RAID)是用多台磁盘存储器组成的大容量外存储子系统。其基础是数据分块技术，即在多个磁盘上交错存放数据，使之可以并行存取。在阵列控制器的组织管理下，能实现数据的并行、交