FPGA应用开发知到智慧树期末考试答案题库2024年秋上海电力大学

FPGA应用开发知到智慧树期末考试答案题库2024年秋上海电力大学逻辑综合是标准单元库和特定的设计约束的基础上，把设计的高层次描述转化为优化的门级网表的过程。（）

A:对B:错

答案:对声明一个含有256个字的存储器MEM，每个字的字长为64位：reg[255:0]MEM[63:0];（）

A:对B:错

答案:错声明一个值为512的参数cache_size，写成：parametercache_size=512（）

A:对B:错

答案:对测试平台为RTL代码或门级网表的功能验证提供验证平台，该平台包括待验证的设计（DUT）、激励信号产生器和输出显示控制等。（）

A:错B:对

答案:对声明一个值为128的参数cache_size，parametercache_size[7:0]=128;()

A:错B:对

答案:错本课程中使用过的EDA工具软件有QuartusII和Modelsim。（）

A:对B:错

答案:对状态机常用状态编码中10000，01000，00100，00010，00001是独热码的表示方式。（）

A:对B:错

答案:A:对在VerilogHDL中，用13_5.1e2表示数字135.1。（）

A:对B:错

答案:错声明一个名为count的整数，integercount;（）

A:错B:对

答案:对VerilogHDL常用的建模描述方式有结构化建模描述，数据流建模描述，行为建模描述和混合设计描述。（）

A:对B:错

答案:对声明一个名为a_in的8位向量线网：reg[7:0]a_in;（）

A:对B:错

答案:对可编程逻辑器件可以分为简单可编程逻辑器件和复杂可编程逻辑器件。（）

A:错B:对

答案:对画出下面程序综合出来的电路图如图所示。

always@(posedgeclk)

begin

q0＜=~q2;

q1＜=q0;

q2＜=q1;

end

（）

A:错B:对

答案:对VerilogHDL程序中两个always过程块之间是顺序执行的，always中的语句则也是顺序执行的。（）

A:错B:对

答案:错目前国际上较大的PLD器件制造公司有Altera和Xilinx。（）

A:错B:对

答案:对任何符合语法的VerilogHDL程序都可以综合。（）

A:对B:错

答案:错module是VerilogHDL的关键词。（）

A:错B:对

答案:对逻辑综合是标准单元库和特定的设计约束的基础上，把设计的高层次描述转化为优化的门级网表的过程。它分为两个阶段：转换和编译。（）

A:错B:对

答案:对根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示

`timescale1ns/10ps

moduleclk_tb2;

regclk;

wirephase_clk;

initial

clk=0;

always

begin

#5clk=1;

#5clk=0;

end

assign#2phase_clk=clk

endmodule

（）

A:错B:对

答案:对常用的可编程逻辑器件主要有PAL/GAL、CPLD和FPGA等三大类。（）

A:对B:错

答案:对有限状态机根据电路输出是否与电路输入有关可分为Mealy机和Moore机两种类型。（）

A:对B:错

答案:A:对根据输入与输出的关系，可以把有限状态机分为米莉型和摩尔型。这两类有限状态机的区别是米莉型输出是输入的函数，摩尔型输出只和存储电路状态有关。（）

A:错B:对

答案:对根据下面的程序，画出产生的信号a,b,c,d的波形如图所示。假设初始信号都为0。

moduletest1(a,b,c,d);

outputa,b,c,d;

rega,b,c,d;

initial

fork

#10a=1;

#15b=1;

begin

#20c=1;

#10d=1;

end

#25a=0;

join

endmodule

（）

A:对B:错

答案:对在VerilogHDL中，wire是一种线网型变量，reg是一种寄存器型变量。（）

A:对B:错

答案:对supply0vdd；表示申明vdd为电源。（）

A:对B:错

答案:错下列基本门元件中，（）是单输入门。

A:nor

B:and

C:nand

D:not

答案:not在VerilogHDL中，下列说法错误的是（）。

A:函数不可以包含输出端口或双向端口

B:任务可以有一个或多个输入端口，也可以没有

C:函数必须有一个返回值，返回值被赋给和函数名同名的变量

D:任务定义没有端口列表，函数定义有端口列表

答案:任务定义没有端口列表，函数定义有端口列表下列哪个不是VerilogHDL的关键字？（）

A:mem

B:and

C:assign

D:module

答案:mem在VerilogHDL中，下列哪个语句不是分支语句？（）

A:if-else

B:Case

C:casex

D:while

答案:while下面哪个是可以用VerilogHDL语言进行描述，而不能用VHDL语言进行描述的级别？（）

A:寄存器传输级

B:晶体管开关级

C:门级

D:系统级

答案:晶体管开关级下列基本门元件中，（）表示控制信号高电平有效的三态缓冲器。

A:nofif0

B:bufif1

C:bufif0

D:nofif1

答案:bufif1输入端口可以由net/register驱动，但输入端口只能是（）类型。

A:reg

B:net

C:tri

D:integer

答案:net设A=4’b1001，B=4’b1010，C=1’b1，则A＜＜1=（）。

A:6’b100110

B:4’b0011

C:4’b0010

D:1’b1

答案:4’b0010ain=4’b1010,bin=4’b1100,则ain^bin=（）。

A:4’b1001

B:4’b1000

C:4’b0110

D:4’b1110

答案:4’b0110在Verilog中定义了宏名`definesuma+b+c则下面宏名引用正确的是（）。

A:out=sum+d;

B:out=`sum+d;

C:out=’sum+d;

D:都正确

答案:out=`sum+d;FSM的二段式描述风格中，二段分别描述什么？（）

A:状态转移、输入

B:状态转移、输出

C:状态输入、输出

答案:状态转移、输出有限状态机FSM分为Mealy型和Moore型两类，其中，输出只与当前状态有关的是（）型状态机。

A:Moore

B:都无关

C:Mealy

D:Mealy和Moore

答案:Moorealways@(posegdeclk)begincnt=n+1;q=~q;endassigny=a+b;写出上面程序中变量cnt，n，q，a，b的类型。（）

A:y为reg;cnt为reg型;m为reg或wire型。

B:y为wire;cnt为reg型;m为reg或wire型。

C:y为reg;cnt为wire型;m为reg或wire型。

D:y为wire;cnt为wire型;m为reg或wire型。

答案:y为wire;cnt为reg型;m为reg或wire型。下列时间尺度定义为`timescale10ns/1ns，下列选项正确的是（）。

A:时间精度10ns

B:时间单位1ns

C:#1.6表示延时16ns

D:#1.6表示延时1.6ns

答案:#1.6表示延时16nsAlwaysbegin#5clk=0；#10clk=~clk；end产生的波形()。

A:clk=0

B:clk=1

C:占空比1/3

D:周期为10

答案:占空比1/3设A=4’b0110，B=4’b1100，C=1’b1，则A&B=()。

A:0100

B:0011

C:0110

D:1001

答案:0100VerilogHDL的赋值符号有（）。

A:==

B:=

C:＜＜

D:＜=

答案:=###＜=VerilogHDL的抽象分层建模方式可划分为系统级建模方式,和()。

A:门级