EDA技术湖南文理学院知到智慧树期末考试答案题库2024年秋湖南文理学院VIP

EDA技术(湖南文理学院）知到智慧树期末考试答案题库2024年秋湖南文理学院关于1987标准的VHDL语言中，标识符描述正确的是()

A:可以使用汉字开头；B:必须以英文字母开头；C:可以使用数字开头；D:任何字符都可以。

答案:必须以英文字母开头；在VHDL中，用语句()表示clock的下降沿。

A:clock='0'；B:clock'EVENT；C:clock'EVENTANDclock='0'。

D:clock'EVENTANDclock='1'；

答案:clock'EVENTANDclock='0'。下列选项中，可以用作QuartusII工程顶层实体名的是（）。

A:计数器B:WRONGC:DFF

D:XNOR

答案:WRONG将电路的高级语言描述转换为低级，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件的过程称为（）。

A:综合B:布局布线C:逻辑分割D:适配

答案:综合下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：()

A:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试；

B:原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；

C:原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试。

D:原理图/HDL文本输入→功能仿真→综合→编程下载→适配→硬件测试；

答案:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试；在元件例化语句中，用符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号名关联起来。

A:＜=B:.=＞

C:=D::=

答案:.=＞下面数据中属于实数的是()

A:11011。

B:1；C:4.2；D:3；

答案:4.2；在VHDL语言中，下列对时钟边沿检测描述中，错误的是()

A:ifclk'eventandclk='0'then；

B:iffalling_edge(clk)then；

C:ifclk'eventandclk='1'then；

D:ifclk'stableandnotclk='1'then。

答案:ifclk'stableandnotclk='1'then。在EDA工具中，能完成在目标系统器件上布局布线软件称为（）

A:下载器

B:适配器C:综合器D:仿真器

答案:适配器EDA的中文含义是()

A:计算机辅助教学；B:计算机辅助计算；C:计算机辅助制造。

D:电子设计自动化；

答案:电子设计自动化；在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（）。

A:仿真器B:下载器

C:综合器D:适配器

答案:综合器下面哪一个是VHDL中的波形编辑文件的后缀名()

A:tdf。

B:scf；C:gdf；D:sys；

答案:scf；VHDL常用的库是()

A:PACKAGE。

B:IEEE；C:STD；D:WORK；

答案:IEEE；子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（

）。①流水线设计   ②资源共享   ③逻辑优化   ④串行化   ⑤寄存器配平   ⑥关键路径法

A: ①③⑤ B:②⑤⑥C:①④⑥ 

D:②③④

答案:②③④EP1C3T100C8具有()个管脚

A:不确定。

B:8个；C:72个；D:100个；

答案:100个；在QuartusⅡ集成环境下为图形文件产生一个元件符号的主要用途是（）。

A:被高层次电路设计调用

B:编译C:仿真D:综合

答案:被高层次电路设计调用1987标准的VHDL语言对大小写是()

A:敏感的；B:只能用小写；C:不敏感。

D:只能用大写；

答案:不敏感。综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中()是错误的。

A:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；

B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；

D:综合是纯软件的转换过程，与器件硬件结构无关。

答案:综合是纯软件的转换过程，与器件硬件结构无关。在VHDL中，PROCESS本身是()语句

A:任何。

B:并行；C:顺序和并行；D:顺序；

答案:顺序；在EDA中，IP的中文含义是()

A:在系统编程；B:知识产权核。

C:没有特定意义；D:网络供应商；

答案:知识产权核。下面数据中属于位矢量的是

()

A:1；B:4.2；C:3；D:11011。

27.STD_LOGIG_1164中字符H定义的是

答案:11011。27.STD_LOGIG_1164中字符H定义的是下面不属于顺序语句的是()

A:IF语句；B:PROCESS语句；C:CASE语句。

D:LOOP语句；

答案:PROCESS语句；下列关于变量的说法正确的是

()

A:变量的赋值不是立即发生的，它需要有一个延时；

B:在进程的敏感信号表中，既可以使用信号，也可以使用变量；C:变量赋值的一般表达式为：目标变量名＜=表达式。

D:变量是一个局部量，它只能在进程和子程序中使用；

答案:变量是一个局部量，它只能在进程和子程序中使用；下列EDA软件中，哪一个不具有逻辑综合功能：()

A:Synplify。

B:ModelSim；C:Max+PlusII；D:QuartusII；

答案:ModelSim；基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（）设计法。

A:自顶向下B:积木式C:定层

D:自底向上

答案:自顶向下正确给变量X赋值的语句是()

A:X＜=A+B；B:X:=A+b；C:X=A+B；D:其他都不正确。

答案:X:=A+b；关键字ARCHITECTURE定义的是()

A:配置。

B:进程；C:结构体；D:实体；

答案:结构体；对于信号和变量的说法，哪一个是不正确的:()

A:信号在整个结构体内的任何地方都能适用；B:信号用于作为进程中局部数据存储单元；C:变量和信号的赋值符号不一样。

D:变量的赋值是立即完成的；

答案:信号用于作为进程中局部数据存储单元；当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、VerilogHDL.（）

A:对B:错

答案:对EDA的设计输入方式主要包括文本输入方式、图形输入方式、波形输入方式。（）

A:错B:对

答案:对Quartus的完整编译过程包含分析与综合、适配、编程、时序分析四个环节.（）

A:错B:对

答案:对VHDL的操作符包括逻辑操作符、关系操作符、算术操作符和符号操作符四类.（）

A:错B:对

答案:对EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器等5个模块。（）

A:错B:对

答案:对用嵌入式逻辑分析仪捕获16位总线的信号，如采样深度为2K，则需要消耗4K字节的嵌入式RAM容量。（）

A:对B:错

答案:对在VHDL中,预定义的属性描述语句可用于检出时钟边沿,完成定时检查,获得未约束的数据类型的范围等.（）

A:错B:对

答案:对VHDL的过程分为过程首和过程体两部分,如需在不同实体中调用需要将它们装入程序包中.（）

A:错B:对

答案:对进程语句的启动条件是敏感信号的变化或满足条件的wait语句。（）

A:对B:错

答案:对一个完整的VHDL程序，至少应包括三个基本组成部分：库说明、实体和结构体。（）

A:错B:对

答案:对一般把EDA技术的发展分为CAD、CAE和EDA三个阶段。（）

A:对B:错

答案:对在给可编程逻辑器件编程时，常用的下载线有ByteBlaster和USBBlaster.（）

A:错B:对

答案:对IEEE于1987年公布了VHDL的IEEE1076-1987语法标准.（