FPGA开发技术框架

FPGA开发技术框架

一.开发流程：

1.需求定义

明确系统的性能指标和实现目标。

2.RTL级HDL描述

描述寄存器与寄存器之间的逻辑功能，用综合工具生成门级网表，描述系

统的功能框架。

3.功能仿真

验证RTL级描述是否与设计意图一致。

4.管脚分配与设计约束

将设计文件的输入输出信号指定到器件的某个管脚，设置此管脚的电平标

准，设计时序约束，和综合、布局布线的其他约束。

5.综合

将RTL级HDL语言翻译成由与、或、非等基本逻辑单元组成的门级连接

并优化，生成门级网表文件。

6.门级仿真

检查综合结果是否与设计一致。

7.布局布线

将生成的网表和寄存器资源合理配置。

8.时序/时延分析

获得布局布线后系统的延迟信息，发现时序违规，较好的反应系统的实际

工作情况。

9.配置与下载

通过Programmer将布局布线后的配置文件卜载到FPGA上，对硬件进行

编程，一般配置文件为.POF或者.SOF格式，下载分为AS,PS,JTAG等方

式。

二.开发工具：

FPGA常用开发软件

集成的PLD/FPGA开发环境

这类软件都是由PLD/FPGA芯片厂家提供，基本都可以完成所有的设计输入（原

理图或HDL）,仿真，综合，布线，下载等工作。

Altera公司上一代的PLD开发软

MaxplusII

件，使用者众多。目前Altera已

学习资料下

经停止开发MaxplusII,而转向

载

MAX+PLUS*IIQuartusII软件平台

Altera公司的免费PLD开发软用网卡号申

件,界面与标准版的版xplusllislicense

MaxplusIIBaseline

完全一样，但需要通过使用如没有网

MAX+PI.IJSTTAdvancedSvnt.hsis卡.用以用

插件才能支持VHDL/Verilog。该硬盘号申

支持MAX7000/3000和部分请，

FLEX/ACEX芯片（如1K3O,6O16license会

等），共47.1M发到你的电

干信箱，有

效期为6个

月，到期后

可再申请

用网卡号申

Altera公司的免费PLD开发软请

件,界面与标准版的MaxplusIIlicense,

完全一样，只支持MAX7000和如没有网

MaxplusIIE+MAX

MAX3000系列器件，本身支持不复卡，可以用

杂的VHDL和Verilog综合，软件硬盘号中

较小，共26.8M请，其他同

上

QuartusII

Altera公司新一代PLD开发软

学习资料下

件，适合大规模FPGA的开发

我

QUARTUS"

用网仔号中

Altera公司的meifeuiPLD开发请license

软件QuartusII的免费版本，推license有

QuartusITWebEdition

荐使用256M以上内存，安装有NT效期为150

或win2000的机器天，到期后

可再申请

FOUNDATION

Xilinx公司上一代的PLD开发软

Foundation

件，目前Xilinx已经停止开发

学习资料F

Foundation,而转向ISE软件平

载

ISE4.1中文

Xilinx公司目前的PLD开发软件

心学习资料

AILLTSHESK£DYOUNUD

不需要安装

Xilinx公司的免费PLD开发软件,

license,

不需下载，可在线编译，结果用

但必须注

WebFITTERe-mail发送到信箱。使用简单，

册，申请用

但要求较快的联网速度。支持

户和

XC9500和CoolRunner系列

password

Xilinx公司的免费PLD开发软件,

支持

WebPACKISE

XC9500,coolrunner,Spartan/II,

部分Virtex/E/II器件

Lattice公司的PLD开发软件，目

ispDesignEXPERT

前最新软件改名为：ispLEVER

需要注册

Lattice公司的免费PLD开发软license有

ispLEVERStarter件,支持600个宏单元以下的效期为6个

Lattice芯片的设计月，到期后

可再申请

WrapCypress公司开发软件

ACTEL公司开发软件

Quicklogic公司开发软件

ABEL4.0开发GAL/PAL的软件，DOS界面免费

ABEL5.0开发GAL/PAL的软件，DOS界面免费

为了提高设计效率，优化设计结果，很多厂家提供了各种专业软件，用以配合PLD/FPGA芯片厂家提供工

具进行更高效率的设计，最常见的组合是：同时使用专业HDL逻辑综合软件和PLD/FPGA芯片厂家提供的

软件。

HDL前端输入与系统管理软件

这类软件主要是帮助用户完成HDL文本的编辑和输入工作，提高输入效率，并不是必须的，更多人更习惯

使用集成开发软件或者综合/仿真工具中自带的文本编辑器，甚至可以直接使用普通文本编辑器。

一个使用广泛的编辑器，大部分版本并不直接支持HDL,但可以

将下面的文件中的文字添加到WORDFILE,txt中（该文件在

UItraEdit

UltraEdit安装目录下），即可支持相应的语言编辑，关键字将

用不同色彩标出。VHDL87VHDL93VerilogHDL11

VHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格

HDLTurbo

式编排很方便。可直接使用FPGAadvantage做后端处理,此套软件

Writer

也可以编辑C/C++,Java等多重语言，

HDLMentor公司的前端设计软件，包括5个部分，涉及设计管理，分

Designer析，输入等，原Renoir软件也已转到HDLDesignerSeries

Serieswww.mentor,com/hdldesigner

Visial

VHDL/可视化的HDL/Verilog编辑工具，可以通过画流程图等可视化方法

Visal生成一部分VIIDL/Verilog代码innoveda公司出品

Verilog

VisualVisialHDL的下一代产品，能够辅助系统级到电路级的设计

Elitewww.innoveda.com/products/datasheets_HTML/visualelite.asp

HDL逻辑综合软件

这类软件将把HDL语言翻译成最基本的与或非门的连接关系（网表），输出edf文件，导给PLD/FPGA厂

家的软件进行试配和布线。为了优化结果，在进行复杂HDL设计时，基本上都会使用这些专业的逻辑综

合软件，而不使用PLD/FPGA厂家的集成开发软件中自带的逻辑综合功能。

Q

Synplify/SynplifyPro,

VHDL/Verilog综合软件，口碑相当不Synplify学习资

错。Synplicity公司出品。下载试用料・

Synplicity版

LeonardoSpectrum,VHDL/VerilogHDLLeonadoSpectrum

ApecfrMm综合软件。（Mentor公司）下载试用

版使用入门口］

PrecisionRTL

Mentor公司最新的VHDL/VerilogldDL

PrecisionPhysical综合软件

FPGAComplierll,VHDL/Verilog综合

软件，Synopsys公司已停止发展FPGAexpress学

FPGAexpress软件，而转到FPGA习资料

synopsys,CompilerII平台。

ALtera的一个免费HDL综合工具，安

装后可以直接使用，是MaxpluslI的

MAX+PLUSIIAdvanced

一个插件，用这个插件进行语言综使用手册

Synthsis11

合，比直接使用MaxpluslI综合的效

果好。卜载（15M）

HDL仿真软件

对设计进行校验仿真，包括布线以前的功能仿真（前仿真）和布线以后包含延时的时序仿真（后仿真），

对于一些复杂的HDL设计可能需要这些软件专业的仿真功能。

VHDL/VerilogHDL仿真软件，功能比ActiveHDL

Modelsim

强大，使用比ActivellDL复杂。Mentor的子公司

学习资料

ModelTech出品。更多信息可浏览:

（中文）

€http://ww.model,com,卜载试用板

ModleSim

Active

VHDL/VerilogHDL仿真软件,人机界面较好,简HDL6.1

ActiveHDL

单易用。Aidm公司出品卜.载试用版使用简介

NEW

Cadence公司出品，很好的Verilog/VHDL仿真工

cadence具,其中NC-Verilog的前身是著名的Verilog

仿真软件:Verilog-XL,用于Verilog仿真;NC-

VHDL,用于VHDL仿真：NC-Sim,是Verilog/VIIDL

NC-Verlog/NC-VHDL/NC--SIM混合语言仿真工具

VCS是Synopsys公司的VerilogHDL仿真软件，

synopsys反映不错;scirocco是Synopsys公司的VHDL仿

真软件，似乎没有VCS出名

其他相关软件

Mentor公司出品，VHDL/Verilog完整开发系统，

可以完成除了布线以外所有的工作，包括三套软

件：HDLDesignerSeries（输入及项目管理），

AdvantageLeonardo.Spectrum（综合）/fUModelsim（仿真）

下载试用版

Debussy学

VHDL/Verilog专用调试和代码优化软件，多用于复

Debussy习资料

杂设计的调试，如CPU设计www.novas,com

(5.27M)

VisualIP可以为IPcore供源代码保护和用户仿真模型

X-HDL可实现VHDL和Verilog语言的相互自动转化

静态时序分析软件，Synopsys公司出品，多用于

PrimeTime

ASIC设计，也可以用于FPGA/PLD设计

ISE与与Mathlab的接口，利用IP核在Mathlab中

SystemGenerator

快速完成数字信号处理的仿真和最终FPGA实现

QuartusII与Mathlab的接口，利用IP核在

DSPBuilderMathlab中快速完成数字信号处理的仿真和最终

FPGA实现

配合QuartusTI,可以完成集成CPU的FPGA芯片的

SOPCBuilder

开发工作

AmplifySynplicily公司出品，物理级综合工具

Synplicity公司最新推出的一种验证工具，可以在

IndentifyFPGA工作时查看实际的节点信号，甚至可以像调试

单片机一样，在HDL代码中设断点

三.FPGA芯片结构

1.2.1FPGA工作原理与简介

FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作

为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可

编程器件门电路有限的缺点。

由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的

与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，

目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采

用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实

现对FPGA的重复配置。

根据数字电路的基本知识可以知道，对于一•个"输入的逻辑运算，不管是与或非运算还

是异或运算等等，最多只可能存在2〃种结果。所以如果事先将相应的结果存放于一个存

贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去

配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。

查找表(Look-Up-Table)简称为UJT,LUT本质上就是一个RAM。目前FPGA中多使用

4输入的LUT,所以每一个L5■可以看成一个有4位地址线的的RAM.当用户通过原

理图或HDL语言描述了•个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的

所有可能结果，并把真值表(即结果)事先写入RAM,这样，每输入一个信号进行逻辑

运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

LUT具有和逻辑电路相同的功能。实际上，LUT具有更快的执行速度和更大的规模。

由于基于LUT的FPGA具有很高的集成度，其器件密度从数万门到数千万门不等，可以

完成极其复杂的时序与逻辑组合逻辑电路功能，所以适用于高速、高密度的高端数字逻辑

电路设计领域。其组成部分主要有可编程输入/输出单元、基本可编程逻辑单元、内嵌

SRAM、丰富的布线资源、底层嵌入功能单元、内嵌专用单元等，主要设计和生产厂家有

Xilinx、Altera、Lattice^Actel>Atmel和QuickLogic等公司，其中最大的是Xilinx、

Altera>Lattice三家。

如前所述，FPGA是由存放在片内的RAM来设置其工作状态的，因此工作时需要对片内

RAM进行编程。用户可根据不同的配置模式，采用不同的编程方式。FPGA有如卜几种配

置模式：

•并行模式：并行PROM、Flash配置FPGA；

・主从模式：一片PROM配置多片FPGA：

•串行模式：串行PROM配置FPGA；

・外设模式：将FPGA作为微处理器的外设，由微处理器对其编程。

目前，FPGA市场占有率最高的两大公司Xilinx和Altera生产的FPGA都是基于SRAM工

艺的，需要在使用时外接一个片外存储器以保存程序。上电时，FPGA将外部存储器中的

数据读入片内RAM,完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑

消失。这样FPGA不仅能反复使用，还无需专门的FPGA编程器，只需通用的EPROM、

PROM编程器即可。ActeLQuickLogic等公司还提供反熔丝技术的FPGA,只能下载一

次，具有抗辐射、耐高低温、低功耗和速度快等优点，在军品和航空航天领域中应用较

多，但这种FPGA不能重复擦写，开发初期比较麻烦，费用也比较昂贵。Lattice是ISP技

术的发明者，在小规模PLD应用上有一定的特色。早期的Xilinx产品一般不涉及军品和

宇航级市场，但目前已经有QPro-R等多款产品进入该类领域。

1.2.2FPGA芯片结构

目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整

合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。FPGA芯片主要由

6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌

入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

每个模块的功能如下：

1.可编程输入输出单元（IOB）

可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性

下对输入/输出信号的驱动与匹配要求。FPGA内的I/O按组分类，每组都能够独立地支持

不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调

整驱动电流的大小，可以改变上、下拉电阻。目前，I/。口的频率也越来越高，一些高端

的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。

外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA

内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间

（HoldTime）的要求可以降低，通常默认为0。

为了便了管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank）,每个

bank的接口标准由其接口电压VCOO决定，一个bank只能有一种VCCO,但不同bank

的VCOO可以不同。只有相同电气标准的端口才能连接在一起，VCOO电压相同是接口标

准的基本条件。

2.可配置逻辑块（CLB）

CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每

个CLB都包含•个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用

器等）和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、

移位寄存器或RAM。在刈inx公司的FPGA器件中，CLB由多个（一般为4个或2个）相

同的Sice和附加逻辑构成。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可

以配置为分布式RAM和分布式ROM。

Sice是Xilinx公司定义的基本逻辑单位，其内部结构如图1-4所示，一个Slice由两个4

输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或

门（XORG）和•个专用与门（MULTAND）,个异或门可以使一个Sice实现2bit全加

操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器

（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入

LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Sice中的两个输入函数

为6输入，可以实现6输入LUT或64比特移位寄存器）；进位逻辑包括两条快速进位

链，用于提高CLB模块的处理速度。

3.数字时钟管理模块（DCM）

业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推

出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟

综合，且能够降低抖动，并实现过滤功能。

4.嵌入式块RAM（BRAM）

大多数FPGA都具有内嵌的块RAM,这大大拓展了FPGA的应用范围和灵活性。块RAM

可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储

结构。RAM.FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储

单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回

与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块

RAM,还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用

中，芯片内部块RAM的数量也是选择芯片的个重要因素。

单片块RAM的容量为18k比特，即位宽为18比特、深度为1024,可以根据需要改变其

位宽和深度，但要满足两个原则：首先，修改后的容量（位宽深度）不能大于18k比

特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的

RAM,此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。

5.丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能

力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置

的不同而划分为4类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局

复位/置位的布线；第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时

钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四

类是分布式的布线资源，用于专有时钟、复位等控制信号线。

在实际中设计者不需要直接选择布线资源，布局布线器可白动地根据输入逻辑网表的拓扑

结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和

设计的结果有密切、直接的关系。

6.底层内嵌功能单元

内嵌功能模块主要指DLL(DelayLockedLoop)、PLL(PhaseLockedLoop)、DSP和

CPU等软处理核(Softcore)。现在越来越丰富的内嵌功能单元，使得单片FPGA成为了

系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调

整和移相等功能。Xilinx公司生产的芯片上集成了DLL,Altera公司的芯片集成了PLL,

Lattice公司的新型芯片上同时集成了PLL和DLL。PLL和DLL可以通过IP核生成的工具

方便地进行管理和配置。

7.内嵌专用硬核

内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核(Hard

Core),等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专

用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA中都集成了专用乘法器；为

了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器(SERDES),

可以达到数十Gbps的收发速度。

Xilinx公司的高端产品不仅集成了R)werPC系列CPU,还内嵌了DSPCore模块，其相应

的系统级设计工具是EDK和PlatformStudio,并依此提出了片上系统(Systemon

Chip)的概念。通过PawerPC、Mirobla