《微机原理与接口技术》(第2版)电子教案5

8086微处理器结构与引脚功能8086的总线操作与时序系统组成第5章8086微处理器结构5.1.1

8086特点及工作模式8086有两种工作模式：最小模式最大模式

最小模式:系统中只有1个微处理器,在这种系统中,8086直接产生所有的总线控制信号,系统所需要的外加总线控制逻辑部件最少。

最大模式:系统中含有2个或多个微理器,其中1个为主处理器8086,其他的处理器称为协处理器,它们是协助主处理器工作的。5.18086微处理器结构与引脚功能

①在最大控制模式下工作时,控制信号是通过8288总线控制器提供的。

②在不同方式下工作时,8086的部分引脚(第24～31引脚)会具有不同的功能。5.1.2

两种工作模式下共用引脚8086具有40条引脚,采用双列直插式封装形式。为了减少引脚数目,还采用了分时复用的地址/数据总线。注意：8086访问1次内存或外设，至少需要4个时钟周期，称为4个T状态。4个脉冲期间依次的状态：T1状态T2状态T3状态T4状态分时复用的引脚在不同的T状态下有不同的含义。VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE*/S7

MN/MX*RD*HOLD(RQ*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN*(S0*

)ALE(QS0)INTA*(QS1)TEST*READYRESET12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND8086CPU8086的引脚如右图：

AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0

AD16/S3AD17/S4AD18/S5AD19/S6AD15①

AD15～AD0：分时复用的地址/数据引脚，具有双向、三态功能。②

A19/S6～A16/S3:分时复用的地址/状态线，输出、三态。BHE*/S7

③BHE*/S7(BusHigh

Endable/Status)高8位数据总线允许/状态复用引脚,三态输出,低电平有效。④

RD*（Read）：读信息，三态、输出。⑤

READY：准备就绪信号，输入,高电平有效。⑥

TEST*：测试信号，输入,低电平有效。RD*READYTEST*8086在两种模式下共用引脚跳过本页8086的引脚如右图：⑦

INTR(InterruptRequest):可屏蔽中断请求信号，输入，电平触发，高电平有效。⑧

NMI（No–askableInterrupt）：不可屏蔽中断请求信号，输入，上升沿触发。⑨RESET：复位信号，输入，高电平有效。此信号至少要保持4个时钟周期。VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE*/S7

MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN*(S0*

)ALE(QS1)INTA*(QS0)TEST*READYRESET12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND8086CPU

INTRNMIRESET⑩

CLK（Clock）：主时钟信号，输入。⑾

MN/MX（Minimum/Maximum）:工作方式选择信号，输入。⑿电源线VCC和地线GND。

CLKMN/MX*VCC

GND8086在两种模式下共用引脚如下：①AD15～AD0：分时复用的地址/数据引脚，具有双向、三态。②A19/S6～A16/S3:分时复用的地址/状态线，输出、三态。③BHE/S7(BusHighEndable/Status)高8位数据总线允许/状态复用引脚，三态输出，低电平有效。S7用来输出状态信息，在8086芯片设计中未被赋予实际意义。注释跳过本页S4S3当前使用的段寄存器00当前正在使用ES01当前正在使用SS10当前正在使用CS或不使有任何段寄存器（I/O、INT）11当前正在使用DSS3、S4状态编码表BHE和A0编码对数据访问的影响无效11低8位数据总线上进行字节传送(访问奇地址存储单元）01高8位数据总线上进行字节传送(访问奇地址存储单元）1016位数据总线上进行字传送00总线使用情况A0BHE④

RD（Read）：读信息，三态、输出。⑤READY：准备就绪信号，输入,高电平有效。⑥

TEST：测试信号，输入，低电平有效。⑦

INTR(InterruptRequest):可屏蔽中断请求信号，输入，电平触发，高电平有效。⑧NMI（No–MaskableInterrupt）：不可屏蔽中断请求信号，输入，上升沿触发。⑨RESET：复位信号，输入，高电平有效。此信号至少要保持4个时钟周期。⑩

CLK（Clock）：主时钟信号，输入。⑿电源线VCC和地线GND。注释8086只需单一的+5V±10%电源，由VCC端输入，GND是接地端。⑾MN/MX（Minimum/Maximum）:工作方式选择信号，输入。②WR*（Write）：写信号，三态、输出。③INTA*(InterruptAcknowledge):中断响应信号，输出，高电平有效。8086最小模式下引脚含义：①

M/IO*(Memory/InputandOuput):存储器或I/O端口选择信号,三态输出。VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE*/S7

MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN*(S0*

)ALE(QS1)INTA*(QS0)TEST*READYRESET12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND8086CPU5.1.3最小模式下引脚④ALE（AddressLatchEnable）：地址锁存允许信号,输出,高电平有效。M/IO*WR*INTAALE⑤DT/R*（DataTransmit/Receive）:数据发送／接收控制信号，三态输出。⑥DEN*（DataEnable）:数据允许信号,三态输出，低电平有效。⑦HOLD(HoldRequest)：总线保持请求信号，输入，高电平有效。⑧HLDA（HoldAcknowledge）:总线请求响应信号，输出，高电平有效。DT/R*DENHLDAHOLD跳过本页5.1.3最小模式下引脚或I/O端正口选择信号,三态输出。①

M/IO(Memory/InputandOuput):存储器②WR（Write）：写信号，三态、输出。③INTA(InterruptAcknowledge):中断响应信号，输出，高电平有效。④ALE（AddressLatchEnable）：地址锁存允许信号,输出,高电平有效。第（24～31）引脚在最小模式下含义如下：跳过本页发送／接收控制信号，三态输出。⑤DT/R（DataTransmit/Receive）:数据⑥DEN（DataEnable）:数据允许信号,三态输出，低电平有效。⑦HOLD(HoldRequest)：总线保持请求信号，输入，高电平有效。⑧HLDA（HoldAcknowledge）:总线请求响应信号，输出，高电平有效。5.1.4最大模式下引脚第（24～31）引脚在最大模式下含义如下：信号，三态输出。在最大系统中，它用来作为总线控制8288的输入，经译码后产生的7个控制信号。②

RQ/GT0和RQ/GT1：总线保持请求信号输入/总线请求允许信号输出，双向、低电平有效。其含义与最小模式下HOLD和HLDA两信号类同。①S2、S1、S0（BusStatus）:总线周期状态S2、S1、S0编码的功能与8288控制信号表111无无效

MWTC，AMWC写存储器110

MRDC读存储器101

MRDC访问代码100无暂停011

IOWC，AIOWC写I/O端口010

IORC读I/O端口001

INTA中断响应0008288控制信号CPU总线周期状态S2S1S0③LOCK：总线封锁信号，三态输出，低电平有效。④QS1、QS0(InstructionQueueStatus):指令队列状态，输出。QS1、QS0编码含义：QS1QS0指令队列状态00无操作01从队列中取指令第1字节10队列为空11从队列中取指令后续字节5.1.58088与8086的差别8088与8086略有差别：①8088有8根外部数据引脚而不是8086的16根，这导致对1个16位数的存储器读写总是需要两个总线周期才能完成。②第28引脚8088为M/IO,而8086为M/IO。

SS0等效于S0,与M/IO、DT/R组合决定最小模式下的总线操作。在最大模式下,该引脚总为高电平。③

8088与8086的第34引脚不同，8088中只能进行8位传输，所以BHE信号用不着了，改为SS0。SS0、M/IO与DT/R的组合及其含义暂停111写I/O口011读I/O口101发中断响应信号001无源状态110写存储器010读存储器100取指令000含义SS0DT/RM/IO8088引脚图5.28086的总线操作与时序5.2.1指令周期、总线周期与T状态执行1条指令需要的时间，称为指令周期。总线周期是指CPU从存储器或I/O端口存取一个字节所需要的时间。8086的操作是在单向时钟脉冲CLK的统一控制下进行的。相邻的两个时钟脉冲前沿之间的时间间隔称为时钟周期，也称为T状态。注释8086的时钟频率为5MHz，故其时钟周期为200ns。典型的总线周期有：存储器读周期存储器写周期I/O设备输入周期I/O设备输出周期中断响应周期空闲周期在1个总线周期中各个T状态下CPU引脚信号的状态，组成了CPU的总线操作时序。存储器读周期时序5.2.2

存储器与I/O读写周期存储器与I/O读写周期分为：存储器写周期时序I/O总线周期⒈存储器读周期时序8086存储器读周期的时序如下图：（1）T1状态②在A19/S6----A16/S3和AD15---AD0上输出20位地址信息，同时BHE/S7端输出低电平，用它作为奇地址存储体的选择信号。③在T1状态的后半部，ALE信号变为低电平，8282地址锁存器利用此下降沿将20位地址信息及BHE信号锁存。④DT/R端输出为低电平，表示本总线周期为读周期，即数据收发器是从数据总线上接受数据。跳过本页①M/IO有效，用以指出是读存储器还是读I/O端口。⒈存储器读周期时序8086存储器读周期的时序如下图：（1）T2状态①地址信号撤销，BHE/S7和A19/S6---A16/S3开始输出状态信息S7---

S3，S7---S3一直持续到T4

。②AD15---AD0总线地址信息消失，处于悬浮高阻状态，使CPU有足够的时间将AD15---AD0总线由输出地址方式变为输入数据方式。③读信号RD有效（低电平）。④在T2

中央时刻，DEN变得有效，使数据能够从总线通过数据收发器8286，这个信号一直持续到T4中期结束。⒈存储器读周期时序8086存储器读周期的时序如下图：（3）T3状态CPU在T3状态一开始检测READY引脚，

若其为高电平，则在T3状态与T4状态间不需要插入等待状态TW,下一个时钟脉冲到来时将进入T4状态。

若其为低电平，则下一个时钟脉冲到来时CPU将进入等待状态TW,（4）TW状态

(图中未画出)⒈存储器读周期时序8086存储器读周期的时序如下图：（5）T4状态①在T3状态（或TW状态）与T4状态交界的下降沿处，CPU读取数据线上数据。②在T4状态后半周，数据信号从总线上撤消，各控制信号及状态信号也处于无效状态，一个总线周期结束。每个T状态的操作如下：（1）T1状态⒈存储器读周期时序

④DT/R端输出为低电平，表示本总线周期为读周期，即数据收发器是从数据总线上接受数据。

③在T1状态的后半部，ALE信号变为低电平，8282地址锁存器利用此下降沿将20位地址信息及BHE信号锁存。

②在A19/S6----A16/S3和AD15---AD0上输出20位地址信息，同时BHE/S7端输出低电平，用它作为奇地址存储体的选择信号。①M/IO有效，用以指出是读存储器还是读I/O端口。跳过本页（1）T2状态

④在T2中央时刻，DEN变得有效，使数据能够从总线通过数据收发器8286，这个信号一直持续到T4中期结束。

②AD15---AD0总线地址信息消失，处于悬浮高阻状态，使CPU有足够的时间将AD15---AD0总线由输出地址方式变为输入数据方式。

③读信号RD有效（低电平）。

①地址信号撤销，BHE/S7和A19/S6---A16/S3开始输出状态信息S7---

S3，S7---S3一直持续到T4。（1）T3状态

在每个TW状态的下降沿CPU检测REDAY引脚，若其仍为无效的低电平，则在插入TW状态，直到REDAY引脚变为高电平才进入T4状态。

CPU在T3状态一开始检测READY引脚，

若其为高电平，则在T3状态与T4状态间不需要插入等待状态TW,下一个时钟脉冲到来时将进入T4状态。

若其为低电平，则下一个时钟脉冲到来时CPU将进入等待状态TW,（4）TW状态（5）T4状态

②在T4状态后半周，数据信号从总线上撤消，各控制信号及状态信号也处于无效状态，一个总线周期结束。

①在T3状态（或TW状态）与T4状态交界的下降沿处，CPU读取数据数据线上数据。⒉

存储器写周期时序8086存储器写周期的时序如下图：写周期时序与读周期时序类似⒊

I/O总线周期8086与外设通信过程，即从I/O端口输入数据或把数据输出到I/O端口的时序，与8086对存储器读写时序几乎完全相同，但要注意其中几个具体信号的差别：①M/IO线在规定有效的4个T状态将呈低电平。②由于I/O的寻址空间为64KB，所以地址线只用了A15～A0，A19～A16输出为0。5.3.1

锁存与收发⒈为什么需要地址锁存与数据收发由于8086的AD15～AD0为分时复用的地址/数据线，即在T1状态用来输出地址，从T2状态开始改为传送数据，而内存及I/O设备需要在整个总线操作周期中地址线上都保持有稳定的地址信号，所以需要在地址信号消失前将其锁存。对于数据信号，它不必锁存，但由于总线负载能力有限，当挂接部件过多时，就需要接入功率放大器，因放大器对流入流出的信号均进行放大，又称数据收发器。5.3系统组成⒉锁存与收发器芯片

8086系统中使用8282/8283作为地址信号锁存器,8282锁存器的输入和输出是不反相的,8283是反相的,其余功能相同。8282是1种通用的三态输出的8位锁存器,可用于数据的锁存、缓冲或信号的多路传输。8282的引脚图如图5-5：

8086系统中采用8286或8287作为数据接收发器，它们均是双向、三态输出的收发器，8287除了输出与输入反相外，其余均同8286。8286的引脚如图5-6：DI0VCCDI1DI2DI