数字逻辑设计及应用-试题及答案

PAGEPAGE1一、填空题(每空1分，共20分)1、10111012=1358=5D16=1110011格雷码2、FF16=25510=0010010101018421BCD=010110001000余3码3、已知某数的反码是1010101，则该数的对应的原码是1101010，补码是1101011；4、逻辑运算的三种基本运算是与或非；图1-85、一个逻辑在正逻辑系统下，表达式为，则该逻辑在负逻辑系统下，表达式为AB；图1-86、逻辑式A/(B+CD/)的反演式为A+B/(C/+D)；7、已知,则（2,4,5,6,7）（2,4,5,6,7）；8、请问图1-8逻辑为Y=(AB)/；9、n选1的数据选择器的地址输入的位数为log2n(向上取整)位，多路输入端得个数为n个；10、如果用一个JK触发器实现D触发器的功能，已知D触发器的输入信号为D，则该JK触发器的驱动为：J=D;K=D/；11、如果用一个D触发器实现T触发器的功能，已知T触发器的输入信号为T，则该D触发器的驱动为：T⊕Q；12、如果让一个JK触发器只实现翻转功能，则该触发器的驱动为：J=K=1；13、利用移位寄存器实现顺序序列信号1001110的产生，则该移位寄存器中触发器的个数为：大于或等于3个；二、选择题（每题1分，共10分）1、以下有关原码、反码和补码的描述正确的是：①.二进制补码就是原码除符号位外取反加1；②.补码即是就是反码的基础上再加1；③.负数的原码、反码和补码相同；④.正数的原码、反码和补码相同；2、下列逻辑表达式中，与不等的逻辑是：①.②.③．④．3、已知门电路的电平参数如下：请问其低电平的噪声容限为：①.0.05V②.0.2V③.2.95V④.2.7V4、下列逻辑中，与相同的逻辑是：①.②.③.④.5、有如下所示波形图，已知ABC为输入变量，Y为输出变量，我们可以得到该逻辑的函数式为：①.②.图2-5③.④.图2-56、在同步状态下，下面哪种时序逻辑器件的状态更新仅仅发生在时钟触发沿来临的瞬间，并且状态更新的依据也仅仅取决于当时的输入情况：①.锁存器②.电平触发的触发器③.脉冲触发的触发器④.边沿触发的触发器器7、或非门所构成的SR触发器的输入为S和R，则其工作时的约束条件为：①.②.③.④.8、要实现有效状态数为8的扭环计数器，则所需移位寄存器中的触发器个数为：①.8②.4③.3④.29、下面的电路，属于组合逻辑的电路是：①.串行数据检测器②.多路数据选择器③.顺序信号发生器④.脉冲序列发生器10、下面哪些器件不能够实现串行序列发生器①.计数器和组合门电路②.数据选择器和组合门电路③.移位寄存器和组合门电路④.触发器和组合门电路三、判断题（每题1分，共10分）1、如果逻辑AB=AC，则B=C；（Х）2、如果逻辑A+B=A+C，则B=C；（Х）3、如果逻辑AB+AC=1，则A=1；（√）4、如果逻辑AB+AC=0，则A=0；（Х）5、若干个逻辑信号进行异或操作，如果这些信号中逻辑“1”的个数为奇数，则输出结果为1；（√）6、A⊕1=A/；（√）7、A+A+A=A·A·A；（√）8、对于CMOS集成门电路而言，与门的结构比与非门的结构更为简单一些；（Х）9、TTL逻辑比CMOS逻辑的运行功耗更低，所以更利于集成；（Х）10、影响CMOS集成门电路的运行速度主要是传输延迟和转换时间；（√）四、卡诺图化简（8分）将逻辑F（A,B,C,D）=Sm(0,1,3,4,6,7,14,15)+d(8,9,10,11,12,13)化成最简或与函数式；F=C/D/+B/D+BC答案不唯一五、组合逻辑分析，要求如下（8分）图5完成图5所示电路的逻辑分析，并写出：图5逻辑Y的函数式写出该逻辑的真值表函数式真值表六、时序逻辑分析，要求如下：（14分）请分析图6所示电路的逻辑，并写出：驱动方程和输出方程；状态方程；画出状态转换图或者状态转换表；图6图6驱动方程：，，状态方程：输出方程：状态表：或者状态图：七、组合逻辑设计，要求如下：（8分）请利用一块8选1的数据选择器芯片74153来实现如下逻辑：；可加一定的门电路来实现。先对数据选择器进行扩展，然后在赋值八、时序逻辑设计，要求如下：（10分）请利用移位寄存器74194和一定的门电路结构，设计一个3位的扭环计数器，要求该电路能够自行启动1、画出能够自行启动的3位扭环计数器状态图2、请在74194芯片上完成该逻辑，已知74194芯片的逻辑功能定义如下：能够自行启动的3位扭环计数器，其状态图和反馈函数定义如下：求反馈函数：F=Q2/+Q1/Q0选择右移方式，完成电路图如下：九、时序逻辑设计，要求如下：（12分）图91/1图91/1状态方程驱动方程和输出方程；画出逻辑图（已知三个状态的编码分别为S0：Q1Q0=00；S1：Q1Q0=01；S2：Q1Q0=10；状态表如下：状态方程：驱动方程和输出方程：电路图略；一、填空题(每空1分，共20分)图1-61、请完成如下的进制转换：10110.112=26.68=22.7510=16.C16；图1-62、28.510=11100.12=34.48=1C.816=00101000.01018421BCD3、某带符号的二进制数的反码是1010101，则该数对应的原码是1101010，补码是1101011；4、A⊕B=AB/+A/B；(A⊕B)/=AB+A/B/；5、正逻辑和负逻辑之间的关系是对偶；6、请问图1-6的逻辑为：Y=A/；7、已知某集成门电路输出和输入的高电平的最小值分别为；输出和输入的低电平最大值分别为：；请问该门电路高电平的直流噪声容限=；低电平的直流噪声容限=；8、某状态机的状态数为129，请问至少需要8位编码才能完成；9、如果要从多路输入数据中，选出一路作为输出，应采用数字选择器来实现；10、如果要比较两个二进制数的大小，应采用比较器器来实现；11、如果待实现的时序状态机中存在状态循环圈，应采用计数器器来实现；12、同时具备置0、置1、保持和反转的触发器是JK触发器；二、选择题（每题1分，共10分）将十进制运算（-125-3）转换成带符号的8位（包括符号位）二进制补码运算，其结果为：①.00000000②.10000000③.11111111④.100000112、请问下列逻辑中，与(A·B)/相同的逻辑是；①.A/+B/②.A+B③.A·B④.A/·B/3、已知逻辑F(ABC)=Σm(1,3,5,7)，则下面的描述为正确的是：①.F(ABC)=ПM(0,2,4,6)②.F=C③.FD=Σm(0,2,4,6)④.F=A+B4、要实现8选1的数据选择器，则地址输入（选择输入）和多路数据端得个数分别为：①.8、3②.3、8③.8、8④.3、35、如果实现5-32的译码器电路，需要个74138（3-8译码器）来实现：①.2②.3③.4④.86、要实现256进制（模为256）的二进制计数器，需要个74163（4位二进制加计数器）来实现①.2②.3③.8④.167、要实现有效状态数为8的环形计数器，则所需移位寄存器中的触发器个数为：①.8②.4③.3④.28、如果用触发器和门电路来实现12进制的计数器，则至少需要个触发器：①.2个②.3个③.4个④.5个9、一个JK触发器的驱动方程为，则其逻辑功能与以下哪种触发器相同：①.JK触发器②.SR触发器③.D触发器④.T触发器10、下面关于移位寄存器型计数器的反馈函数的描述不正确的是：①.反馈函数输入输出到移位寄存器的串行输入端②.反馈函数是现态的函数③.反馈函数中可以有存储单元④.反馈函数是个组合逻辑单元三、判断题（每题1分，共10分）1、存储单元是时序状态机不可缺少的组成部分；（√）2、7485为4位二进制比较器。如果二进制数A=B，则其输出必将是Y（A=B）有效；（Х）3、所有类型的触发器其状态更新都发生在时钟触发沿上；（Х）4、米利型时序逻辑的输出仅仅取决于当前现态的值；（Х）5、穆尔型时序逻辑的输出仅仅取决于当前现态的值；（√）6、异步时序逻辑电路中各个触发器所用的时钟触发沿不完全相同；（√）7、如果两个时序逻辑的状态转换关系以及所选择的触发器都相同，则其逻辑图也相同；（Х）8、时序逻辑可以没有输出，但是组合逻辑必须有输出；（√）9、要实现模为100的计数器（有效计数循环圈的状态数为100），则需要10片74160（十进制计数器）来实现；（Х）10、环形计数器的有效状态个数，与其位数相同；（√）四、卡诺图化简（8分）请将逻辑F(A,B,C,D)=Sm(1,2,3,5,7)+d(10,11,12,13,14,15)化简成最简与或式；F=A/D+A/B/C五、组合逻辑分析，要求如下：（8分）请分析图5所示逻辑的逻辑功能。并画出其真值表；图5解：该题目为一加法器电路，完成的加法为：图5Y3Y2Y1Y0=DCBA+0011,故真值表如下：DCBAY3Y2Y1Y000000011000101000010010100110100010001110101100001101001011110101000101110011100101011011011111011001111110100001110000111110010图6六、时序逻辑分析，要求如下：（14分）图6分析图6所示电路，具体要求如下：写出驱动方程和输出方程；写出状态方程；画出状态转换图或者转换表1、驱动方程状态方程：2、输出方程：3、状态表：或者状态图：七、组合逻辑设计，要求如下：（8分）请设计一个三人表决电路。三个人表决一个决议，如果两个或者两个以上的人同意，则决议通过，否则，决议被否决。具体要求如下：画出真值表；求出与非-与非函数式；画出逻辑图；真值表ABCF00000010010001111000101111011111函数式逻辑图其他形式的逻辑图略八、时序逻辑设计，要求如下：（10分）利用一个D触发器和一定的门电路实现JK触发器的逻辑功能。要求写出所选触发器的驱动方程，并画出逻辑图；JK触发器的状态表和状态方程Q*=JQ/+K/Q根据D触发器的特性方程可以得到其驱动方程如下：Q*=D=JQ/+K/Q逻辑图九、时序逻辑设计，要求如下：（12分）利用移位寄存器设计一个11101000的串行序列发生器，要求如下：画出状态转化图求出反馈函数完成给定电路图，实现该逻辑选用3位的移位寄存器来实现该逻辑状态图如下：反馈函数可以通过如下方式确定，其F为反馈函数输出值：反馈函数：F=Q2/Q1/+Q2/Q0+Q2Q1Q0/电路图一、填空题(每空1分，共20分)1、请完成如下的进制转换：22.7510=10110.112=26.68=16.C16；2、F6.A16=246.62510=001001000110.0110001001018421BCD=010101111001.100101011000余3码3、-9910的8位（包括符号位）二进制原码是11100011，8位二进制反码是10011100，8位二进制补码是10011101；图1-64、请问逻辑F=A/B+(CD)/+BE/的反函数F/=；图1-6解：5、F(A,B,C)=Σm（2,4,6）=ПM(0,1,3,4,7)；6、请问图1-6所完成的逻辑是Y=A⊕B；解：通过真值表可以可到该逻辑：ABF0000111011107、74148器件是一个3-8编码器，它采用的编码方式是优先编码或数大优先编码；8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是超前进位或先行进位方法来实现全加逻辑。9、如果一个与或逻辑电路的函数式为：，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为（A/+C）；10、请写出JK触发器的特性方程：=JQ/+K/Q；11、请写出T触发器的特性方程：=T⊕Q或者TQ/+T/Q；12、请写出D触发器的特性方程：=D；13、请写出SR触发器的特性方程：=S+R/Q；14、如果某组合逻辑的输入信号的个数为55个，则需要6位的输入编码来实现该逻辑。解：采用的公式应该是log255，向上取整二、选择题（每题1分，共10分）1、下面有关带符号的二进制运算，描述正确的是，其中X是被加数，Y是加数，S为和：①.[X]原码+[Y]原码=[S]原码②.[X]补码+[Y]补码=[S]补码③.[X]反码+[Y]反码=[S]反码④.[X]原码+[Y]原码=[S]补码2、逻辑函数式AC+ABCD+ACD/+A/C=①.AC②.C③.A④.ABCD3、请问F=A⊕B的对偶式①.A+B②.A⊙B③.AB④.AB/+A/B4、已知门电路的电平参数如下：请问其高电平的噪声容限为：①.2.2V②.1.2V③.0.7V④.0.3V5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是：①.逻辑函数式②.真值表③.卡诺图④.逻辑电路图6、下面电路中，属于时序逻辑电路的是：①.移位寄存器②.多人表决电路③.比较器④.码制变换器7、一个D触发器的驱动方程为，则其逻辑功能与以下哪种触发器相同：①.JK触发器②.SR触发器③.D触发器④.T触发器8、n位环形计数器，其计数循环圈中的状态个（模）数为：①.n个②.2n个③.2n个④.2n-1个9、n位扭环计数器，其计数循环圈中的状态个（模）数为：①.n个②.2n个③.2n个④.2n-1个10、如果用JK触发器来实现T触发器，则JK触发器的驱动端需要做如下的连接：①.J=K=0②.J=K=T③.J=T;K=T’④.J=T’;K=T三、判断题（每题1分，共10分）1、CMOS集成逻辑OD门，可以用以线与操作；（√）2、三态门的附加控制端输入无效时，其输出也无效；（Х）3、三态门的三个状态分别为高电平、低电平和高阻态；（√）4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平