数字电子技术-3

数字电子技术本章内容3常用中规模标准组合逻辑电路2组合逻辑电路的分析方法和设计方法4组合电路中的竞争冒险第3章组合逻辑电路1概

述3.1概述组合逻辑电路的方框图及特点4213组合逻辑电路的特点

3种基本逻辑门及其表示由3种基本逻辑门导出的其他逻辑门及其表示3.1.1组合逻辑电路的特点组合逻辑电路是指采用两个或两个以上基本逻辑门来实现更实用、更复杂逻辑功能的电路结构，其特点主要包括以下两点。（1）在逻辑功能上，组合逻辑电路在任意时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。（2）在电路结构上，组合逻辑电路中不能包含存储单元。3.1.2组合逻辑电路的方框图及特点如图3-1所示为组合逻辑电路方框图。图3-1组合逻辑电路方框图组合逻辑电路基本构成单元为门电路，组合逻辑电路没有输出端到输入端的信号反馈网络。假设组合电路有n个输入变量

，m

个输出变量，可以列出如下个输出函数表达式。3.1.33种基本逻辑门及其表示1．与逻辑如图3-2所示为与逻辑事件的举例。图3-2与逻辑举例其中，开关A和B是决定逻辑事件灯L亮还是不亮的两个条件。只有当A，B都合上时，灯L才会亮，否则灯L就不亮，如表3-1所示为与逻辑举例的因果关系表。表3-1与逻辑举例的因果关系表如图3-3所示为与逻辑的逻辑电路符号，称为与门电路。图3-3与门逻辑符号如表3-2所示为与逻辑的真值表，表示二值逻辑变量所有可能取值所对应的逻辑事件的状态。表3-2与逻辑真值表如图3-4所示为或逻辑事件的举例。2．或逻辑图3-4或逻辑举例其中，开关A，B是决定逻辑事件灯L亮还是不亮的两个条件。只要A，B中有一个合上，灯L就亮，只有A，B都不合上时，灯L才灭，如表3-3所示为或逻辑举例的因果关系表。表3-3或逻辑举例的因果关系表如图3-5所示为或逻辑的逻辑电路符号，称为或门电路。图3-5或门逻辑符号

如表3-4所示为或逻辑的真值表，表示二值逻辑变量所有可能取值所对应的逻辑事件的状态。表3-4或逻辑真值表3．非逻辑如图3-6所示为非逻辑事件的举例。图3-6非逻辑举例其中，开关A是决定非逻辑事件的条件，当A合上时，灯L不亮；当A断开时，灯L就亮，如表3-5所示为非逻辑举例的因果关系表。表3-5非逻辑举例的因果关系表如图3-7所示为非逻辑的逻辑电路符号，称为非门电路。图3-7非门逻辑符号如表3-6所示为非逻辑的真值表，表示单值逻辑变量所有可能取值所对应的逻辑事件的状态。表3-6非逻辑真值表3.1.4由3种基本逻辑门导出的其他逻辑门及其表示1．与非门

与非门是实现先“与”后“非”的数字单元电路，其逻辑函数表达式为如图3-8（a）所示为先“与”后“非”组合电路；图3-8（b）所示为与非门逻辑符号。（a）先“与”后“非”组合电路

（b）与非门逻辑符号图3-8与非门组合电路及逻辑符号如表3-7所示为与非门的真值表。表3-7与非门真值表2．或非门或非门是实现先“或”后“非”的数字单元电路，其逻辑函数表达式为如图3-9（a）所示为先“或”后“非”组合电路；图3-9（b）所示为或非门逻辑符号。（a）先“或”后“非”组合电路

（b）或非门的逻辑符号图3-9或非门组合电路及逻辑符号如表3-8所示为或非门的真值表。表3-8或非门真值表3．与或非门与或非门是实现先“与”后“或”再“非”的数字单元电路，其逻辑函数表达式为如图3-10（a）所示为先“与”后“或”再“非”组合电路；图3-10（b）所示为与或非门逻辑符号。（a）先“与”后“或”再“非”组合电路

（b）与或非门的逻辑符号图3-10与或非门组合电路及逻辑符号如表3-9所示为与或非门的真值表。表3-9与或非门的真值表表3-9（续）4．异或门异或门是实现异或运算的数字单元电路，指在只有两个输入变量A，B的电路中，当A和B取值不同时输出为1，否则输出为0，其逻辑函数表达式为如图3-11（a）所示为异或运算组合电路；图3-11（b）所示为异或门逻辑符号。（a）异或运算组合电路

（b）异或门逻辑符号图3-11异或门组合电路及逻辑符号如表3-10所示为异或门的真值表。5．同或门同或门是实现同或运算的数字单元电路，是指在只有2个输入变量A，B的电路中，当A和B取值相同时输出为1，否则输出为0，其逻辑函数表达式为如图3-12（a）所示为同或运算组合电路；图3-12（b）所示为同或门逻辑符号。如表3-11所示为同或门的真值表。（a）同或运算组合电路

（b）同或门逻辑符号图3-12同或门组合电路及逻辑符号01组合逻辑电路的分析方法3.2组合逻辑电路的分析方法和设计方法02组合逻辑电路的设计方法03组合逻辑电路分析举例3.2.1组合逻辑电路的分析方法（1）从电路的输入到输出逐级写出逻辑函数式，最后得到表示输出与输入关系的逻辑函数式。（2）然后用公式化简法或卡诺图化简法将得到的函数式化简或变换，以使逻辑关系简单明了。（3）为了使电路的逻辑功能更加直观，有时还可以将逻辑函数式转换为真值表的形式。（4）最后，根据真值表说明组合电路功能。首先，要分析事件的因果关系，确定输入变量和输出变量，一般把引起事件的原因设定为输入变量，而把事件的结果作为输出变量。其次，定义逻辑状态的含意，以二值逻辑的0，1两种状态分别代表输入变量和输出变量的两种不同状态，称为逻辑状态赋值。最后，根据给定的因果关系列出逻辑真值表。3.2.2组合逻辑电路的设计方法1．进行逻辑抽象2．写出逻辑函数式为便于对逻辑函数进行化简和变换，需要把真值表转换为对应的逻辑函数式。转换的方法已在第一章中讲过。3．选定器材的类型为了产生所需要的逻辑函数，既可以用小规模集成的门电路组成相应的逻辑电路，也可以用中规模集成的常用组合逻辑器件或可编程逻辑器件等构成相应的逻辑电路，通常应该根据设计对电路的具体要求和器件的资源情况决定采用哪一种类型的器件。在使用小规模集成的门电路进行设计时，未获得最简单的设计结果，应将函数式化成最简形式，即函数式中相加的乘积项最少，而且每个乘积项中的因子也最少。如果对所用的器件的种类有附加的限制（如只允许用单一类型的与非门），则还应将函数式变换成与器件种类相适应的形式（如将函数式化作与非形式）。4．将逻辑函数化简或变换成适当的形式5．工艺设计为了将逻辑电路实现为具体的电路装置，还需要做一系列的工艺设计工作，包括设计印刷电路板、机箱、面板、电源、显示电路、控制开关等。最后还必须完成组装、调试。3.2.3组合逻辑电路分析举例例3.2.1如图3-13所示为某组合逻辑电路的电路结构，试分析该电路的逻辑功能。图3-13例3.2.1的电路结构（1）图中输入变量为A，B，C，D，输出变量为Y，中间各级异或门的输出分别设为Y0，Y1和Y2，逐级写出逻辑函数式整理后可得Y的逻辑表达式解：（2）由于Y的逻辑表达式不能再化简，所以直接进入第3步，列出Y与A，B，C，D的关系真值表，如表3-12所示。表3-12例3.2.1真值表（3）根据真值表说明组合电路功能。由表3-12可知，当输入变量A，B，C，D中有奇数个变量为逻辑1时，Y输出为1；否则Y输出为0。因此，图3-13所示电路可以看做是高电平（逻辑值为1）输入个数为奇数的校验器。（1）异步置数：当时，不管其他输入端的状态如何，不论有无时钟脉冲CP，并行输入端的数据被直接置入计数器的输出端，即。由于该操作不受CP控制，所以称为异步置数。由于该计数器无清零端，因此需清零时可用预置数的方法置零。（2）保持：当且时，则计数器保持原来的状态不变。（3）计数：当且时，在CP端输入计数脉冲，计数器进行二进制计数。当时作加法计数；当时作减法计数。（6）检查电路能否自启动。由于图5-20所示的电路中有4个触发器，它们的状态组合共有16种，而8421BCD码计数器只用了10种，称为有效状态，其余6种状态称为无效状态。在实际工作中，当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。例3.2.2某雷达站有3部雷达A，B，C，其中A和B功率消耗相等，C的消耗功率是A的两倍。这些雷达由两台发电机X，Y供电，发电机X的最大输出功率等于雷达A的功率消耗，发电机Y的最大输出功率是雷达A和C的功率消耗总和。要求设计一个组合逻辑电路，能够根据各雷达的启动、关闭信号，以最省电的方式开、停电机。解：（1）确定输入变量个数为3个，输出变量个数为2个，因此可设输入变量为A，B，C，设定雷达启动状态为逻辑1，雷达关闭为逻辑0；输出变量为X，Y，设定电机开状态为逻辑1，关状态为逻辑0。（2）设雷达A的消耗功率为，可得雷达B，C及发电机X，Y的功率根据输入与输出的逻辑关系，列出X，Y与A，B，C的关系真值表，如表3-13所示。表3-13例3.2.2真值表（3）根据真值表，直接画卡诺图进行化简，如图3-14所示。（a）

（b）图3-14例3.2.2的卡诺图（4）写出逻辑电路的最简输出表达式为（5）根据最简表达式画出逻辑电路图，如图3-15所示。图3-15例3.2.2的电路结构例3.2.3设计一个表决电路，该电路有3个输入信号，输入信号有同意及不同意两种状态。当多数同意时，输出信号处于通过的状态，否则处于不通过状态，用与非门设计该逻辑电路。解：（1）确定输入变量个数为3个，输出变量个数为1个，因此可设输入变量为A，B，C，设定输入同意状态为逻辑1，不同意为逻辑0；输出变量为Y，设定通过状态为逻辑1，不通过状态为逻辑0。（2）根据输入与输出的逻辑关系，列出Y与A，B，C的关系真值表，如表3-14所示。表3-14例3.2.3真值表（3）根据真值表，直接画卡诺图进行化简，如图3-16所示。图3-16例3.2.3的卡诺图（4）写出最简表达式，并根据设计要求变换为与非—与非表达式（5）根据与非—与非表达式画出逻辑电路图，如图3-17所示。图3-17例3.2.3的电路结构3.3常用中规模标准组合逻辑电路编码器4213加法器译码器数据选择器3.3.1加法器1．1位半加器1）1位半加器的定义如果不考虑低位输入的进位，而只考虑本位两数相加，称半加。实现半加运算的电路叫半加器。2）1位半加器的设计原理1位半加器有两个输入变量A，B，代表两个1位二进制数的输入；有两个输出变量S，C，分别代表相加产生的和与进位输出。根据1位二进制加法原理，可列出S，C与A，B的关系真值表，如表3-15所示。表3-151位半加器真值表根据真值表所示逻辑功能，可写出1位半加器的输出表达式为画出1位半加器的逻辑电路，结构如图3-18（a）所示；1位半加器的图形符号如图3-18（b）所示。（a）电路结构

（b）逻辑符号图3-181位半加器例3.3.1用3个1位半加器构成下列4个函数。（1）（2）（3）（4）解：由于1位半加器由异或门和与门构成，这4个逻辑函数也是由这两种逻辑运算构成，可得所设计的逻辑电路图如图3-19所示。图3-19例3.3.1的电路结构2．1位全加器1）1位全加器的定义如果相加时，考虑来自低位的进位及向高位的进位，则称为全加。实现全加运算的电路叫全加器。2）1位全加器的设计原理1位全加器有3个输入变量，以及低一位的进位输入；有2个输出变量，，分别代表相加产生的和与进位输出。如图3-20所示为全加运算示意图。图3-201位全加器第i位加法示意图根据全加运算示意图，列出，与A，B的关系真值表，如表3-16所示。表3-161位全加器真值表（a）

（b）图3-211位全加器卡诺图如图3-21所示，根据真值表，直接画卡诺图进行化简。由图3-21可写出1位全加器的输出表达式为画出1位全加器的逻辑电路图，如图3-22（a）所示，如图3-22（b）所示为1位全加器的图形符号。（a）电路结构

（b）逻辑符号图3-221位全加器如图3-23所示为由4位全加器组成的4位二进制串行进位加法器的逻辑框图。3．多位加法器1）串行进位加法器图3-234位二进制串行进位加法器一位全加器的进位表达式可写为2）超前进位加法器由上式可得第1位的进位输出为令称为第位的进位传输项，称为第i位的进位产生项，4位加法器中第0位的进位输出为消去

C0可得同理得到第2，3位的进位输出表达式，则超前进位加法器的输出表达式为因此，当两个4位二进制数及最低进位输入C-1确定后，根据C0，C1，C2，C3

的表达式可确定超前进位电路，产生每位全加器的进位输入，画出4位超前进位加法器的逻辑电路图，如图3-24所示。图3-244位二进制超前进位加法器的电路结构如图3-25所示为4位超前进位加法器74LS283的逻辑符号表示。图3-254位超前进位加法器74LS283的逻辑符号例3.3.2试用4位加法器完成余3码到8421码的转换。解：对于一个十进制数，余3码比相应的8421码多3，所以要实现余3码到8421码的转换，只要将余3码减去3（0011）即可。例如，十进制的“9”用8421码表示为“1001”，而用余3码表示则为“1001+0011=1100”。由于要求使用加法器实现减法运算，所以减数应变成补数（即0011→1101）。设余3码的变量为，8421码输出为，在4位全加器的A3～A0端接上余3码，B3～B0端接上固定代码1101（（3）补码为“1101”），就能把余3码转换成8421码，其逻辑电路如图3-26所示。图3-26例3.3.2的电路结构3.3.2编码器1．编码器概述1位二进制可表示“0”和“1”两种状态，位二进制数有种状态，种状态能表示个数据信息。进行编码设计时，首先要人为指定数（或者信息）与代码的对应关系，一般用编码表或编码矩阵实现。现以2位输出编码为例，说明二进制编码器的设计原理。2位二进制编码器有4个要求编码的输入信号，2个输出信号；根据输入信号编码要求唯一性，即当输入某个信号要求编码时，其他3个输入不能有编码要求。假设为高电平时要求编码，其对应为00，同理，为高电平时对应为01，为高电平时对应为10，为高电平时对应为11，列出2位二进制编码器真值表，如表3-17所示。表3-172位二进制编码器真值表根据真值表所示逻辑功能，可写出2位二进制编码器的输出表达式为画出2位二进制编码器的逻辑电路图，如图3-27所示。图3-272位二进制编码器的电路结构2．3位二进制优先编码器优先编码器是指当编码器的输入端同时出现多个编码要求时，编码器会从中选择优先级最高的端口信号作为输入信号，并输出其对应编码。3位二进制优先编码器有8个输入信号端：，其中的非号表示当为低电平时该信号要求编码；3位编码输出：

，其中的非号表示输出为对应二进制的反码。假设的编码优先级最高，次之，依次类推，的编码优先级最低，则可得3位二进制优先编码器的真值表，如表3-18所示。表3-183位二进制优先编码器真值表表3-18中的“×”表示取值为任意值，即可以“×”为0或1。根据真值表所示逻辑功能，可写出3位二进制优先编码器的输出表达式为画出3位二进制优先编码器的逻辑电路图，如图3-28所示。图3-283位二进制优先编码器的电路结构如图3-29（a）所示为8线—3线优先编码器74LS148的逻辑符号图，图3-29（b）所示为8线—3线优先编码器74LS148的引脚图。3．集成8线—3线优先编码器（a）逻辑符号

（b）引脚说明图3-298线—3线优先编码器74LS148（1）～：输入端，低电平有效。（2），，：输出端，低电平有效。（3）：选通输入端。时，编码器正常工作；时，所有输出均被封锁为高电平。（4）：选通输出端，用于扩展编码。只有当所有输入均为高电平（没有编码输入），且时，。（5）：扩展端，用于扩展编码。当，且任意一个输入端为低电平（有编码输入）时，。74LS148的功能如表3-19所示。表3-1974LS148的功能表（1）第1行：当时，集成8线—3线优先编码器禁止编码输出，。（2）第2行：当时，允许编码器编码，此时输入信号

，说明8个输入信号都没有编码要求，状态输出端。（3）第3～10行：当，且输入信号至少有一个有编码要求时，。此时，

会输出其中优先级最高的输入信号所对应的编码。（4）芯片扩展时，主要作为控制端使用。如果构成16线—4线优先编码器，可以用两片74LS148优先编码器加少量的门电路构成，具体步骤为：例3.3.3已知16个低电平输入信号～分别编为0000～1111共16个4位二进制代码，其中的优先权最高，的优先权最低，试用两片74LS148接成16线—4线优先编码器。解：（1）确定的编码优先级最高，次之，依次类推，最低。（2）用一片74LS148作为高位片作为该片的信号输入；另一片74LS148作为低位片

作为该片的信号输入。（3）根据编码优先级顺序，高位片的选通输入端作为总的选通输入（接地），低位片的选通输入端接高位片的选通输出端，高位片的端作为4位编码器的最高位输出，低位片的作为总的选通输出，两片的信号相与作为总的优先扩展输出，两片的信号相与作为对应的输出。画出16线—4线优先编码器的逻辑电路图，如图3-30所示。图3-30例3.3.3的电路结构3.3.3译码器1．3线—8线二进制译码器假设输入信号为二进制原码，输出信号为低电平有效，3线—8线二进制译码器输入的3位二进制代码为；个输出信号为。任何时刻二进制译码器的输出信号只允许一个输出信号有效。根据设计要求，可得3位二进制译码器的真值表，如表3-20所示。表3-203线—8线二进制译码器真值表根据真值表所示逻辑功能，可写出3位二进制译码器的输出表达式为2．集成3线—8线译码器将设计好的3线—8线译码器封装在一个集成芯片上，便成为集成3线—8线译码器，如图3-31所示为74LS138逻辑符号图。图3-31集成3线—8线译码器74LS138逻辑符号74LS138的功能如表3-21所示。表3-2174LS138的功能表例3.3.4试用两片74LS138接成4线—16线译码器。解：（1）确定译码器的个数：由于输出有16个信号，至少需要2个3线—8线二进制译码器。（2）扩展后输入的二进制代码有4个，除了使用芯片原有的3个二进制代码输入端作为低3位代码输入外，还需要在3个选通控制端中选择一个作为最高位代码输入端。如图3-32所示，画出4位二进制译码器的逻辑电路图。图3-32例3.3.4的电路结构3．显示译码器1）半导体显示器件某些特殊半导体材料做成的PN结，在外加一定电压时，能将电能转化成光能，利用这种PN结的发光特性制作成的显示器件称为半导体显示器件。常用半导体显示器件有单个的发光二极管及由多个发光二极管组成的LED数码管等，如图3-33所示为二者的逻辑符号图。（a）发光二极管

（b）LG5611B型LED数码管图3-33半导体显示器件如图3-34所示，调整电阻R的大小，可以改变发光二极管D的亮度。（a）集成与非门驱动电路

（b）半导体三极管驱动电路图3-34半导体显示器件驱动电路

如图3-35所示，在构成显示译码器时，对于LED共阳极数码管，要使某段发亮，该段应接低电平；对于LED共阴极数码管，要使某段发亮，该段应接高电平。（a）共阳极

（b）共阴极图3-35LED数码管两种接法2）液晶显示器件液晶显示器件（LCD）是一种平板薄型显示器件。由于它的驱动电压低，工作电流非常小，与CMOS电路结合可以构成微功耗系统，所以被广泛应用于电子钟表、电子计算机以及其他仪器和仪表中。如图3-36（a）所示是字段a的液晶显示器件交流驱动电路，图3-36（b）所示是产生交流电压的工作波形。（a）驱动电路

（b）电压波形图3-36液晶显示器件如图3-37所示，显示译码器的输入信号为8421码，输出为对应下标的数码管7段控制信号。3）显示译码器图3-37显示译码器如图3-38所示，当输入不同的BCD码，输出应控制每段LED数码管按下列方式发亮。图3-38BCD码所对应的10个十进制数显示形式由图3-38可得8421BCD码七段显示译码器的真值表，如表3-22所示。表3-228421BCD码七段显示译码器真值表如图3-39所示，根据真值表，直接画卡诺图进行化简。图3-398421BCD码七段显示译码器的卡诺图由图3-39可写出8421BCD码七段显示译码器的输出表达式为如图3-40所示为显示译码器与共阳极显示器的电路连接图。图3-40显示译码器与共阳极显示器的电路连接图（1）根据函数自变量个数确定译码器的输入编码位数。（2）将函数自变量与译码器输入编码一一对应。（3）写出函数的标准与或式。（4）函数的标准与或式转换成与非—与非式。（5）然后用译码器加与非门构成逻辑函数。4．译码器的应用例3.3.5试用74LS138及少量与非门构成1位全加器。解：1位全加器有3个输入变量，而74LS138有3位编码输入，因此可以采用74LS138译码器构成1位全加器。由前文可知1位全加器的输出表达式为根据设计要求，需要将上式写成与非—与非式表达式的形式，即将分别与译码器输入对应，用卡诺图化简法将表达式转换为标准与或表达式的形式，即由前文可知74LS138译码器的输出表达式为因此，的表达式可以通过译码器加2个与非门实现。画出1位全加器的逻辑电路图，如图3-41所示。图3-41例3.3.5的电路结构3.3.4数据选择器数据选择器又名多路选择器，简称MUX，其功能是能从多个数据输入通道中，按要求选择其中一个通道的数据传送到输出通道中，类似于如图3-42所示的单刀多掷开关。图3-42单刀多掷开关1．4选1数据选择器图3-434选1数据选择器如图3-43所示为4选1数据选择器。其中为4个输入信号；为2个地址输入信号；为输出信号。根据数据选择器的定义，可列出4选1数据选择器的真值表，如表3-23所示。表3-234选1数据选择器真值表根据真值表所示逻辑功能，可写出4选1数据选择器的输出表达式为2．8选1数据选择器如图3-44所示为8选1数据选择器74LS151的逻辑符号图。图3-44集成8选1数据选择器74LS151图形符号根据数据选择器的定义，可列出8选1数据选择器的真值表，如表3-24所示。表3-248选1数据选择器真值表（1）当选通控制端时，互补输出端，数据选择器被禁止。（2）当选通控制端时，数据选择器被选通，此时互补输出端的输出表达式为3．集成数据选择器集成数据选择器类型较多，如74LS153为双4选1数据选择器。如图3-45所示为74LS153的引脚排列图，它有两个地址端A1和A0，可选择四个数据D0～D3。图3-45双4选1数据选择器74LS1534．数据选择器的应用（1）如果设计的数据选择器输入信号的个数多于所选数据选择器输入信号的个数，这时可以选择芯片的扩展。如图3-46所示，将2片4选1数据选择器扩展为8选1数据选择器。图3-464选1数据选择器扩展为8选1数据选择器（2）数据选择器的另一用途是代替小规模电路实现组合逻辑函数。一般4选1数据选择器可实现任何3变量组合函数，8选1数据选择器可实现4变量组合函数等。例3.3.6用4选1实现函数。解：将函数整理后，可得如图3-47所示，画出函数的逻辑电路图。图3-47例3.3.6的电路结构例3.3.7用数据选择器实现函数

。解：将函数整理后，可得把输入变量A，B，C连接到8选1数据选择器的地址输入A3，

A2，A1

，进行代数比较可列出对照表，如表3-25所示。表3-258选1数据选择真值表如图3-48所示，画出函数的逻辑电路图。图3-48例3.3.7的电路结构例3.3.8如图3-49所示，已知组合电路由双4选1数据选择器74LS153组成，试写出电路的输出函数，的逻辑表达式。图3-49例3.3.8的电路结构解：根据4选1数据选择器功能表，可写出4选1数据选择器的输出表达式为由图3-49的电路接线情况可知3.4组合电路中的竞争冒险组合电路中的竞争冒险判别方法213组合电路中的竞争冒险现象消除组合电路中竞争冒险的方法3.4.1组合电路中的竞争冒险现象如果输入到门电路的两个信号同时向相反方向跳变，则在输出端可能会出现不符合逻辑规律的尖峰脉冲，如图3-50所示。（a）通过与门电路

（b）通过或门电路图3-50由于竞争而产生的尖峰脉冲在图3-50（a）中，A

与B同时分别由1变到0，0变到1时，做以下3种情况的分析。（1）不考虑信号通过与门的延迟时间，则与门输出。（2）考虑信号通过与门的延迟时间，且B在A下降到低于

之前就上升到高于，这时在输出端将出现不符合逻辑规律的正尖峰脉冲，如图3-50（a）输出波形所示，其中表示从一个稳态过渡到另一个稳态的过渡时间。（3）考虑信号通过与门的延迟时间，但B在A

下降到低于

之后才上升到高于，这时在输出端将不出现正尖峰脉冲。在图3-50（b）中，A

与B同时分别由1变到0，0变到1时，做以下3种情况的分析。（1）不考虑信号通过或门的延迟时间，则或门输出。（2）考虑信号通过或门的延迟时间，且B在A

下降到低于

之后才上升到高于，这时在输出端将出现不符合逻辑规律的负尖峰脉冲，如图3-50（b）输出波形所示，其中表示从一个稳态过渡到另一个稳态的过渡时间。（3）考虑信号通过或门的延迟时间，但B在A

下降到低于

之前就上升到高于，这时在输出端