第十三章-触发器与时序逻辑电路

第十三章触发器与时序逻辑电路13.1双稳态触发器13.2时序逻辑电路的分析13.3集成时序逻辑器件第十三章触发器与时序逻辑电路在数字电路中除了广泛采用逻辑门电路外，还经常要用到另一类具有记忆功能的电路——双稳态触发器(Flip-Flop，简称“触发器”)，触发器也是数字电路中的基本逻辑单元。由触发器作为核心器件构成的时序逻辑电路是数字电路的重要组成部分。第一节双稳态触发器

一、RS触发器（一）基本RS触发器各种逻辑门电路是没有记忆功能的，但是，把它们作适当的组合与反馈，却可以得到具有记忆功能的电路。（一）基本RS触发器1.电路组成基本RS触发器是一种最简单的触发器，是构成其它形式触发器的基本部分。它由两个与非门交叉耦合连接而成

R和S是信号输入端，低电平有效R为复位(或置0)端S为置位(或置1)端逻辑符号触发器是构成时序逻辑电路的基本逻辑部件。

它有两个稳定的状态：0状态和1状态；

在不同的输入情况下，它可以被置成0状态或1状态；

当输入信号消失后，所置成的状态能够保持不变。信号输入端，低电平有效Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态RSQ10011

00①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。2、工作原理0110RSQ100②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0

111110③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RSQ1000111

1不变100011RSQ10001111不变0

0不定？④R=0、S=0时：Q=Q=1，破坏了触发器输出状态应该互补的约定。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除（同时由0变到1）后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。基本RS触发器真值表

触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式Qn+1的卡诺图特性方程基本RS触发器的时序图（波形图）

初始状态为0置1置0置1保持保持互补已破坏（二）同步RS触发器

基本RS触发器的状态是直接由输入信号控制的。而在数字电路中，经常要求触发器按一定的时间节拍来工作。实现这一目标的触发器称为钟控触发器，也称同步触发器

1、电路组成CP(ClockPulse)——时钟脉冲2.、功能分析该触发器的特点是CP=0时，G3、G4的输入为1，触发器将保持不变，而CP=1时，G1的输入是S，G2的输入是R，其功能和基本RS触发器一致。RSCP＝0时，R=S=1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。特性方程CP=1期间有效状态转换真值表主要特点波形图（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0保持二、主从JK触发器同步触发器要求CP=1期间，R、S端的信号不能改变，若改变则触发器的状态有可能跟随变化，会发生在CP=1期间触发器产生两次或两次以上的变化，这种现象成为同步触发器的空翻，使触发器不能达到真正意义上的同步。我们要寻找一种能够克服空翻，使触发器只在要求时刻动作的触发器。下图是由两个同步RS触发器构成的主从触发器。下部的同步RS触发器（由G5~G8构成）称作主触发器，上部的同步RS触发器（由G1~G4构成）称作从触发器。从触发器的状态端作为整个触发器的状态端。主、从触发器的时钟端分别受CP和的控制。为了解除RS触发器的约束条件，把Q和反馈到G7和G8的输入端，由于Q和的互补性这样就能保持任何时候G7、G8的输出不会同时为0，因而就不会有不定状态存在了，解除了其输入信号不能同时为1的约束。这时的S端改称为J端，R端改称为K端，这便是主从JK触发器。当CP=1时，主触发器的状态按照J、K以及Q和Q的不同组合来置0、置1或保持原态。J、K的改变只影响、，而、则相当于从触发器的S和R。由于CP=1期间，控制从触发器，因而从触发器的状态不变。待等到CP由1变到0（俗称CP的下降沿）以后，即CP=0，，主触发器的状态进入从触发器使其置0、置1或保持原态。

JKQnQn+1功能说明00000101保持00110100置011000111置111110110翻转主从JK触发器的真值表JK触发器的功能口诀

00态不变11态翻转其余随J变JK触发器是一种功能最齐全的触发器。它可以置0、置1、保持和翻转主从JK触发器的特性方程CP=1期间接收J、K信号CP时触发左图是主从JK触发器的逻辑符号，其中的、分别称作直接置1、直接置0端，也称异步输入端，其功能是=0，=1，触发器直接置1。=1，=0，触发器直接置0。触发器同步工作时（发挥JK功能），要求==1主从JK触发器的时序图（波形图）置1置0翻转保持翻转初始状态00101110011三、维持阻塞D触发器主从JK触发器在结构和工作方式上还存在一些问题。它要求在CP=1期间接收J、K信号，并要求在此期间J、K信号尽量不变，等到CP时触发器按照它所接收J、K信号来动作，而维持阻塞结构的触发器就没有这种对信号的限制，它只按照触发器动作前一瞬间的输入信号来触发。（1）D=1的情况D=1在CP上升前到来（等待CP上升）11110010110触发器置1阻塞置0线置1维持线这种触发器只是按照CP上升沿到来之前的D信号，在CP时动作一次，而在CP=0，CP=1期间和CP↓时，D信号的改变对触发器都无影响（2）D=0的情况D=0在CP上升前到来（等待CP上升）01010101110触发器置0置0维持线阻塞置1线这种触发器只是按照CP上升沿到来之前的D信号，在CP↓时动作一次，而在CP=0，CP=1期间和CP时，D信号的改变对触发器都无影响维持阻塞D触发器真值表DQnQn+1功能说明000100置0，与D相同110111置1，与D相同维持阻塞D触发器的特性方程为

CP上升沿到来时生效置0置1置1置0初始状态0维持阻塞D触发器的时序图（波形图）四、其它功能的触发器按结构分类基本触发器同步触发器维持阻塞触发器主从触发器按功能分类JK触发器RS触发器D触发器T触发器T/触发器边沿触发器（一）T触发器

T触发器是一种受输入信号控制的具有保持与翻转功能的触发器，它的输入信号为TTQnQn+1000101110110T触发器的真值表由于JK触发器也具有保持与翻转功能，因此把JK触发器的J、K连接在一起，即成为T触发器

T触发器的特性方程（二）T′触发器T′触发器是一种翻转型或计数型触发器，它可以实现每来一个时钟脉冲就翻转一次的功能。T触发器中T=1或JK触发器中J=K=1便是T′触发器

T′触发器的特性方程T′触发器的时序图T′触发器的时序图反映了对于这种触发器，每来一个时钟脉冲，触发器就翻转一次第二节时序逻辑电路的分析一、时序逻辑电路的特点时序逻辑电路是一种在任何时刻其输出不仅取决于当时电路的输入，而且还与电路以前的输出有关的逻辑电路，这种电路中必须包含有由触发器构成的存储电路二、时序逻辑电路的分析方法时序逻辑电路的分析就是根据给定的电路通过一定的过程求出它的状态表、状态图或时序图（或称工作波形图），从而确定电路的逻辑功能和工作特点。分析过程一般可按以下步骤进行：1、根据给定电路分别写出各个触发器的时钟信号（称时钟方程）。触发器的输入信号（称驱动方程）和电路输出信号（称输出方程）的表达式。2、将驱动方程代入所用触发器的特性方程，得到一个触发器的次态与输入及初态之间关系的函数，即电路的状态方程。3、假定初态，分别代入状态方程和输出方程，进行计算，依次求出在某一初始状态下的次态和输出。4、根据计算结果，列相应的状态转换真值表，并由此整理得出状态转换图或画出其时序图。5、根据状态转换图确定其功能及特点。

【例13-1】分析如图所示时序逻辑电路的功能

1、写时钟方程、驱动方程和输出方程该电路属同步时序逻辑电路，故时钟方程为CPO=CP1=CP2=CP驱动方程为输出方程为C=Q2Q1Q02、将驱动方程代入JK触发器的特性方程中，得到各个触发器的状态方程3、假定初态，代入状态方程，计算次态和输出设……

4、根据以上结果，可列出状态转换真值表如表所示

CP序数C1234567800001111001100110101010100011110011001101010101000000001第三节集成时序逻辑部件一、寄存器寄存器是数字系统中常见的数字部件，它一般用来存放数据（包括中间结果）、指令等，寄存器除了实现接收数码、清除原有数码功能以外，有的还必须有移位功能。所以寄存器一般分为数码寄存器和移位寄存器。(一)数码寄存器（锁存器）在数据处理过程中，常常需要把一些数码或运算结果暂时存放起来，然后根据需要再取出来进行处理或运算。这种只有最简单的清除原有数码、接收并存放新到数码功能的寄存器称为数码寄存器。这种寄存器由于具有对数据的暂存功能，也就是锁存功能，故又把数码寄存器称为锁存器。左图是74LS375的内部逻辑图，每个触发器有两个互补状态端右图是74LS375的管脚排列图输入输出功能说明DCPQQ0101接收01110接收1×0Q0Q0锁存数码74LS375的功能表74LS375有如下功能：①接收数码：在CP=1时，Q=D，数码存入寄存器②锁存数码：CP=0时，无论输入如何变化，寄存器输出状态不变，具有锁存功能。(二)移位寄存器不但可以存入数码，而且能够在时钟脉冲作用下将数码逐个左向移动（或右向移动）的寄存器，称为移位寄存器。74LS195是4位并行输入（带串行输入），并行输出的移位寄存器，其内部逻辑图如图所示。③记忆保持在时，无论J、K、A、B、C、D为何态，只要没有CP作用，寄存器保持原态。④移位操作在时，在CP上升沿作用下，QA的状态由决定，第4至7行分别是JK触发器保持、置0、置1、翻转四种情况，QB=QAn，QC=QBn，QD=QCn，寄存器右向移位。①消除功能：在时，无论其它输入端为何种状态，都能使QAQBQCQD=0000。②并行置数：在时，时，在CP上升沿作用下，寄存器并行置数，QAQBQCQD=abcd。74LS195功能表输入输出功能说明消除移位/置入时钟串行输入并行输入CPJABCDQAQBQCQD0××××××××00001消除10↑××abcdabcd并行置入110××××××QA0QB0BC0QD0保持不变11↑01××××QAnQAnQBnQCn11↑00××××0QAnQBnQCn右移11↑11××××1QAnQBnQCn右移11↑10××××QAnQBnQCn二、计数器（Counter）计数器是用来累计和寄存输入脉冲的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，它不仅可以进行计数，还可以对某个频率的脉冲进行分频，还可以进行定时、程序控制操作等等。

计数器是一组由触发器构成的阵列，按照计数状态数、计数脉冲输入方式以及计数增减趋势可进行如下分类：⑴按计数状态数分为二进制计数器和非二进制计数器（或称其它进制计数器，它是用二进制数表示的其它进制）。⑵按计数脉冲是否同时连接到所有触发器的时钟端分为同步计数器和异步计数器。⑶按计数的递增和递减分为加法计数器和减法计数器，这种分类方法在某些计数器中没有意义。(一)异步二进制加法计数器74LS9374LS93是一种异步四位二进制加法计数器，它的内部逻辑图和管脚排列图如图所示。该电路有两个异步清零端，当RD1、RD2同时为高电平时，Q3Q2Q1Q0=0000，计数器禁止计数。计数器工作时，要求RD1、RD2中至少有一个为低电平。清零输入输出状态功能RD1RD2Q3Q2Q1Q0110000清零（复位）0X计数X0计数1、对时钟脉冲二分频若计数脉冲CP加到CP0端，输出取自Q0端，则可以视为计数脉冲CP加到一个T′触发器的时钟端，每输入一个CP，触发器FFO将翻转一次，其Q0与CP波形的变化情况如图所示。CP2、构成3位二进制加法计数器CPQ3Q2Q10123456780000111100011001100101010103、构成4位二进制加法计数器

●●把CP1与Q0连接起来4、用反馈归零法构成8421码十进制加法计数器74LS93构成的四位二进制加法计数器有16个状态，它的前十个状态数0000~1001正好是8421BCD码的0~9，若计到1001时，再输入一个脉冲电路能回到0000，电路便是一个按8421BCD码变化的十进制加法计数器。(二)同步二进制计数器74LS161A1、功能介绍74LS161A是一种同步四位二进制（二一十六进制）可预置计数器。它的管脚排列图和符号图如图所示。输入控制端输出端功能RDLDETEPCPQ3Q2Q1Q00××××10××↑1111↑110××11×0×0000D3D2D1D0

Q3nQ2nQ1nQ0n