EDA技术及应用期末复习试题及答案

1.传统电路设计思想是bottom・uD,现代EDA设计思想是toidown。2.从可编程特性

上可将PLD分为一次编程和可重复编程两类。3.用MAX+PLUSII进行VHDL文本编译

时，其项目名应与文件名和实体名相同。4.FPGA在结构上的三个主要组成部分：可编

程IO单元、可编程逻辑块、可编程内部连线。5.EDA两大特征：并行工程CE,自上而

工。6.一个完整的VHDL程序，至少应包括三个基本组成部分：库说明、实体头和结

构体。7.PROM：一次可编程ROM,EPROM：紫外线可擦除可编程ROM,EEPROM:

电可擦除可编程ROM,EPLD：可擦除可编程逻辑器件，PLD:可编程逻辑器件，ASIC：

专用集成电路，IP：知识产权核，SOC：单芯片系统8.EDA技术定义：以大规模可编程

逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,以计算机、大

规模可编程器件的开发软件及实验开发系统为设计工具9.VHDL中元件例化语句的端

口映射方式有直接映射（名字关联）和位置映射（位置关联）两种。［0.进程语句的启

动条件是敏感信号的变化或满足条件的wait语句。

11.一个完整结构的结构体由哪两个基本层次组出结构体说明和结构体功能描述。

13.VHDL的描述风格有行为描述、数据流描述和结构描述14.顺序语句（组合、时序逻

辑）if、case、loop、next、exit、return、wait、nuH、子程序调用；并行语句process、block、

when・・eke、with.select、component、generate、并行过程调用

16.在综合前进行的仿真称为功能仿真,综合后进行的仿真称为时序仿真。19.VHDL语言

中端口buffer和inout的主要区别是buffer不能接收外部的输入信号，inout可实现双向

数据传送。23.一般常用的VHDL描述风格有三种，它们分别是：行为描述（抽象程度最

高）、寄存器级描述（或数据流描述）和结构描述。25.CPLD的全称是Complex

ProgrammableLogicDevices、FPGA的全称是FieldProgrammableGateArray。

26.Altera公司的FLEX10K系列器件采用的编程元件是基于SRAM的编程元件。27.进程语

句与进程语句之间是并行执行的，进程语句内部是顺序执行的；进程语句是不可以嵌套

使用的；块语句与块语句之间是并行执行的，块语句内部也是并行执行的；块语句是可

以嵌套使用的。28.在使用MAX+PLUSII开发环境对电路进行系统设计时，若将程序下载

至U器件EP10K10LC84-4,则需要下载的文件后缀名为2。根据VHDL语法规则，下面哪

个标识符是非法的标识符：constant。

1.简述FPGA和CPLD的主要区别。答：差异：⑴CPLD：复杂可编程逻辑器件，FPGA：

现场可编程逻辑门阵列；（2）CPLD：基于乘积项技术的确定型结构（逻辑单元：与或阵

列），采用EEPROM工艺；FPGA：基于查找表技术的统计型结构，采用SRAM工艺；（3）

CPLD：5500〜50000门，FPGA：IK~10M门。实际应用中：CPLD适用于逻辑密集型

中小规模电路，编程数据不丢失，延迟固定，时序稳定；FPGA适用于数据密集型大规

模电路，需用专用的ROM进行数据配置，布线灵活，但时序特性不稳定

2.简述VHDL实体定义的端口模式有哪些？各自的特点是什么？答：IN：输入，只读；

OUT：输出，只写；BUFFER：缓冲型，带反馈的输出，可读可写；INOUT：输入输出

型，双向，可读可写。

3.FLEX10K系列器件的主要组成部分是什么？其EAB的特点？答：主要组成部分有：嵌

入式阵列块EAB,逻辑阵列块LAB,快速互连通道（fasttrack）,I/O单元。EAB的特点:

（1）嵌入式阵列块；（2）2KB的RAM（3）大小灵活可变，最大数据线宽8位，最大地址

线11位

4.EDA软件中综合器的基本功能是什么？用MAX+PLUSII软件进行仿真时，软件默认

的仿真结束时间是1微秒，如果要修改至10微秒，该怎样操作？答：EDA软件中综合器的

基本功能是：将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应

互的映射关系，最终获得门级电路甚至更底层的电路描述网表文件。仿真运行时间的修

改：在仿真波形界面WaveFormEditor下，选择“File"下的“EndTime”，在弹出的窗口中

设置仿真结束时间为“10us”。

5.简述VHDL程序的基本结构及每部分的基本功能？答：VHDL的基本结构由：库

(Library)>程序包(Package)、实体(Entity)、结构体(Architecture)和配置(Configuration)

几部分组成。库：用来存储预先完成的程序包和数据集合体的仓库，以供设计者对一些统

一的语言标准或数据格式进行调用。/程序包：将已定义的常数、数据类型、元件语句、

子程序说明等收集起来构成一个集合。/实体：定义系统的输入输出端口。结构体：定义

系统的内部结构和功能。配置：从某个实体的多种结构体描述方式中选择特定的一个作

为实体的实现方式。

6.数字频率计功能是测量被测信号的频率，测量频率的基本原理是什么？实现的主要逻

辑模块有哪些？答：基本原理是：1秒时间内代测信号的脉冲个数。主要模块有：时间基

准产生电路：提供1秒中的准确计数时间信号；计数脉冲形成电路：将被测信号变换为可

计数的窄脉冲，其输出受闸门脉冲的控制。计数显示电路：对被测信号进行计数，显示

被测信号的频率。

7.简述VHDL语言中端口模式OUT,BUFFER与INOUT的主要区另lj?答：OUT模式下的

信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信

号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，

是同一个信号；INOUT模式下的信号，双向传输，同样既做对象又可作源，但对象和源

不是同一个信号。

8.VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用场所。答：3种数据对

象为：常量、信号、变量。常量：代表电路中一个确定的数，如电源、地等。全局量。

信号：赋值方式<二,代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值

存在延迟。全局量，进程和子程序中不能定义，使用场所：architecture>package、entitiy。

变量：赋值：=代表电路中暂存某些值的载体。变量赋值不存在延迟。局部量使用场所：

process>function、procedureo

9.进行EDA设计的基本过程及与传统电子设计的区别？答：EDA设计的基本过程:系统

规格设计，建项目文件夹和打开软件建项目名，原理图/HDL文本输入一编译一功能仿真

一综合一适配一优化与布局布线一时序仿真一门级网表的生成与芯片下载一硬件测试。/

与传统设计的区别自顶向下，采用PLD器件，系统设计的早期进行仿真和修改，多种

设计文件，发展趋势以HDL描述文件为主（传统为电原理图），系统体积小，修改方便,

速度快，从设计到实现计算机自动完成。

10.EDA软件系统构成及功能？答：1.设计输入子模块：用图形编辑器、文本编辑器作设

计描述，完成语义正确性、语法规则的检查。2,设计数据库子模块：系统的库单元、用户

的设计描述、中间设计结果。3.分析验证子模块：各个层次的模拟验证、设计规则的检查、

故障诊断。4.综合仿真子模块：综合模块：将电路的高级语言描述转换成低级的，可与

FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。仿真模块实现对所描述电

路的功能、逻辑和时序等进行验证。5.布局布线子模块：完成由逻辑设计到物理实现的映

射。

说明：when....else是并行语句，不能放在Process内。去掉process。,B,C,D）和Begin语

句

说明：wait语句和process的敏感量不能同时存在。去掉process(elk)中的(elk)

说明：cass语句是顺序语句要放在process内在begin与case之间增加process(din)与begin语

句

说明：ieee.std」ogic」164.all程序包不具有加运算功能，本程序有加法运算，因此需添加

useieee.std_logic_unsigned.allin；同时count是out模式，在程序中做了源，因此需将out

改为buffer;还有在port声明部分用：=给8116赋给初值。

说明：三态门电路有高阻状态，因此数据类型不能选bit。更改为，在entity前加：library

ieee;useieee.std」ogic_l164.all;port中的bit改为：std_logic

说明：因为信号的数据刷新在endprocess后，在process内不能立即更新，因此在loop内

不能累加，此题要实现寄偶校验功能，只有把信号temp更改为变量，即去掉：Signaltmp:

std_logic;在process与begin之间增加：variabletmp:stdjogic;同时把所有的"<="改为

PORT(a,b,c,en:instd_logic;......3・8译码器

y:outstd_logic_vector(7downto0));

architectureoneof3-8yimais

signalindata:std_logic_vector(2downto0);

BEGIN

indata<=c&b&a;8-3编码器：

process(indata,en)process—if或

BEGIN结构体…条件赋值

if(en-1')then

caseindatais

when“000"=>y<=Hl1111110";

when"00ln=>y<=,,1111110r,;

whenn010n=>y<=,,111110ir,;

whenH011H=>y<=Hl1101111";

when"101"=>y<="110111ir,;

whenn110n=>y<=n101111ir';

whennlllM=>y<=,,011111ir,;

whenothers=>y<=nXXXXXXXXn;

endcase;

elsey<=,,llllllir,;

endif;

endprocess;

endarchitecture;

useieee.std_logic_unsigned.all;…序列发生器01000111

port(clk,clr:instdjogic;

y:outstd」ogic);

architectureartofsequenceris

signaltemp:integerrange0to7:=0;

begin

Pl：process(clk,clr)

begin

ifclk'eventandclk=*rthen

ifclr=rrtheny<=0;

elsiftemp=7thentemp<=0;

elsetemp<=temp+1;

endif;

endif;

endprocess;

P2：process(temp)•一消除毛刺：添加辅助进程

Begin对输出数据进行锁存

casetempis

when3I4|5I7=>y<=,0,;

whenothers=>q<=,r；

endcase;

endprocess;

endart;

port(datain:instdjogic;---"01111110”序列检测器

clk:instdlogic;

q:outstd」ogic);

architectureartofdetectis

typestatetypeis(s0,s1,s2,s3,s4,s5,s6,s7,s8);

begin

process

variablepresent_state:statetype;

begin

q<='01;

casepresent_stateis

whens0=>

ifdatain=,0,thenpresent_state:=sl;

elsepresent_state:=sO;endif;

whensl=>

ifdatain-I*thenpresent_state:=s2;

elsepresent_state:=sl;endif;

whens2=>

ifdatain-Tthenpresent_state:=s3;

elsepresent_state:=s1;endif;

whens3=>

ifdatain=*1*thenpresent_state:=s4;

elsepresent_state:=s1;endif;

whens4=>

ifdatain-Tthenpresent_state:=s5;

elsepresent_state:=sl;endif;

whens5=>

ifdatain-Tthenpresent_state:=s6;

elsepresent_state:=s1;endif;

whens6=>

ifdatain-Tthenpresent_state:=s7;

elsepresent_state:=s1;endif;

whens7=>

ifdatain=,O,thenpresent_state:=s8;q<=T;

elsepresent_state:=sO;endif;

whens8=>

ifdatain=,O,thenpresent_state:=sl;

elsepresent_state:=s2;endif;——可重复检测

endcase;

waituntilelk-T;

endprocess;

endart;

useieee.std_logic_unsigned.all;—-模60BCD码计数器

port(ci,nreset,load,clk:instd_logic;

din:instd_logic_vector(7downto0);

co:outstd_Iogic;

qh,ql:bufferstd_logic_vector(3downto0));