期末考试试卷A卷(EDA技术6通信本)

题号—二三四五六七八九+总分

得分

题号题号—

汨2\坦A

石家庄学院2008-2009学年第二学期

《EDA技术》期末考试试卷

系电气信息工程专业通信工程班级06级班姓名学号

一、填空题（本大题共10个小题，每题2分，共20分

1.传统的电子设计方法通常是EDA技术采用的设计方法是

2.VHDL源程序的扩展名为仿真文件的扩展名为配置文

件

的扩展名为,PC机对FPGA的直接配置方式是方式。

3.目前常用的可编程逻辑器件以CPLD和FPGA为主，其中是基于查

找

表结构的可编程逻辑器件C

4.一个VHDL设计实体最基本的结构包括和；VHDL程

序中

的注释用表示。

5.VHDL程序中时钟CLK的下降沿表示为

6.VHDL程序的元件例化语句中,元件端口名与实例连接端口名的关联方式有

和两种方式6

7.在VHDL语法规则中，变量是一个局部量，只能在和中使用;

变量(能/不能将信息带出对它做出定义的当前结构，

8,进程既可以通过_____J言号的变化来启动,也可以由满足条件的______语句

激活。

9.信号al的定义为SIGNALal:STD_LOGIC_VECTOR(4DOWNTO0,则执

行语句al<=(1=>'1',3=>T,OTHERS。'。’后,al的值为。

10.编程下载过程中引脚锁定的目的是

二、选择题(本大题共10小题，每题2分，共20分

1.现场可编程门阵列的英文简称是O(

AFPGABPLACPALDPLD

2.在EDA工具中，能将硬件描述语言转换为硬件电路的工具软件称为_0

(A仿真器B综合器C适配器D下载器

3.在VHDL中,PROCESS结构内部是由语句组成的°(

A并行B顺序C顺序和并行D任何

4.下面数据中属于位矢量的是o(

A4.2B3C'l'D"11011”

5.下面哪一个可以用作VHDL中的合法的实体名o(

AORBVARIABLECSIGNALDOUT1

6.不完整的IF语句，其综合结果可实现o(

A时序电路B双向控制电路

C条件相或的逻辑电路D三态控制电路

7.下列关于CASE语句的说法不正确的是。(

A条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。

BCASE语句中必须要有WHENOTHERS=>NULL;语句。

CCASE语句中的选择值只能出现一次,且不允许有相同的选择值的条件语句

出现O

DCASE语句执行必须选中，且只能选中所列条件语句中的一条。

8.VHDL语言支持四种常用库,哪种库是用户的VHDL设计现行工作库？(A

IEEE库BVITAL库CSTD库DWORK工作库9.进程中的信号赋值语句,其信号

更新是O(

A立即完成B在进程的最言完成

C按顺序完成D都不对

装

订

线

2.用SRAM实现查找表结构的可编程组合逻辑电路。已知容量为16x4的

SRAM的外部接线如下图所示确定SRAM各存储单元中存储的值以实现上题中

的组合逻辑Fl、F2、F3、F4。

F4F3F2F1

写出SRAM中各存储单元的内容。

四、VHDL程序填空（本题共10分，每空1分

以下程序是一个0~9计数器的VHDL描述,试补充完整。

LIBRARYIEEE;

USE;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;CNT10IS

PORT(CLK,RST,EN:INSTD.LOGIC;

CQ;OUTSTD_L0GIC_VECT0R(3D0WNT00;

COUT:OUTSTD_LOGIC;

ENDCNT10;

behavOFCNT10ISBEGIN

PROCESS(CLK,RST,EN

CQI:STD_LOGIC_VECTOR(3DOWNTO0;BEGIN

IFRST=，1'THEN;

-计数器清零复位

ELSIFTHEN-检测时钟上升沿

IFEN=TTHEN

--检测是否允许计数(同步使能

IFCQI<9THEN;-允许计数,检测计数值小于9则计数值

加1ELSE;-大于9,计数值清零

ENDIF;ENDIF;

ENDIF;

IFCQI=9THEN、计数大于9,输出进位信号

ELSECOUT<=O;ENDIF;

-将计数值向端口输出

ENDPROCESS;ENDbehav;

五、分析题（本大题共3小题，每题8分，共24分

簿分评卷人

1.某工程中包含下述VHDL程序,分析并画出各程序所实现电路

（元件的电路原理图并画出该工程实现的总电路的原理图。工程的顶层设计文

件为zuhedianlu.vhd。ENTITYand_gateISPORT（m,n:

INBIT;

p:OUTBIT;ENDand_gale;

ARCHITECTUREbehaviorOFand_gateISBEGIN

PROCESS(m,n,pBEGIN

p<=mANDn;ENDPORCESS;ENDbehavior;

ENTITYor_gateISPORT(r,s:INBIT;q:OUTBIT;ENDor_gate;

ARCHITECTUREbehaviorOFor_gateISBEGIN

PROCESS(r,s,qBEGIN

q<=rORs;ENDPORCESS;

ENDbehavior;

ENTITYzuhedianluISPORT(a,b,c:INBIT;f:OUTBIT;ENDzuhedianlu;

ARCHITECTUREstructOFzuhedianluISSIGNAL11,t2:BIT;COMPONENT

and_gatePORT(m,n:INBIT;

p:OUTBIT;

ENDCOMPONENT;COMPONENTor_gatePORT(r,s:INBIT;q;OUTBIT;

ENDCOMPONENT;BEGIN

uO:and_gatePORTMAP(m=>a,n=>b,p=>tl;

ul:and_gatePORTMAP(m=>b,n=>c,p=>t2;u3:or-gatePORTMAP(ll,12,

f;ENDstruct;

该工程所实现电路的总电路图为：

2.分析下面的程序并在右侧画出该程序的RTL电路。

LIBRARYieee;

USEieee.stdjogic-l164.all;ENTITYdff3IS

PORT(elk,dl:INSTD_LOGIC;

ql:OUTSTD_LOGIC;END;

ARCHITECTUREbhvOfdff3ISSIGNALa,b:STD.LOGIC;BEGIN

PROCESS(elkBEGIN

IFclk'eventANDelk二TTHENa<=dl;b<=a;ql<=b;ENDIF;

ENDPROCESS;END;

and_gate的电路图及功能：

ojgate的电路图及功能：

顶层实体的外部端口：

装

订

线

h|得分|电1