学习情景7.数字钟的组装与调试

学习情景7数字钟的电路设计与制作

学习情景7数字钟的电路设计与制作【学习目标】技能目标

1.会识别并测试集成触发器；

2.能完成555震荡器的制作与测试;3.会组装与调试数字电子钟。知识目标

1.掌握触发器的基本知识；

2.了解555电路的基本知识；

3.了解计数器的基本概念;4.理解数字电子钟的组成与工作原理.任务7.1集成触发器的测试

【任务描述】

触发器是最基本、最常用时序逻辑电路的基本单元。掌握触发器的识别方法、测试方法以及特性参数是电子工程技术人员的基本技能。【任务分析】

1.掌握集成触发器的逻辑功能的测试方法；

2.熟悉集成触发器的逻辑功能。【知识准备】

1.1基本RS触发器

触发器是构成时序逻辑电路的基本逻辑部件。触发器是一种能够记忆1位二进制数的单元电路，它具有两个互补的输出端Q和。触发器有两个稳定的状态:0状态和1状态，约定以输出端Q的状态代表触发器的状态。在不同的输入情况下，它可以被置成0状态或1状态。由于当输入信号消失后，所置成的状态能够保持不变，所以触发器能够记忆二进制信息0和1，可用做二进制数的存储单元。通常约定，Q"称为现态，表示触发器在接收信号前所处的状态;Q称为次态，表示触发器在接收信号后建立的新的稳定状态。触发器的次态Q由输入信号值和触发器的现态决定。基本RS触发器在各种触发器中结构最简单，但它却是各种时钟触发器的基本组成部分。1.1.1基本RS触发器的组成基本RS触发器由两个与非门交叉耗合组成，如图1-1(a)所示。它有两个输入端、和一对互补输出端、Q,其逻辑符号如图1-1(b)所示。输入端中的小圈以及输入端、的非号都表示输入信号只在低电平时对触发器起作用，即低电平有效。1.1.2工作原理(1)置0功能图1—1与非门组成的基本RS触发器

在图1-1中，若输入=O,=1，则Dl的输入端至少有一个为0，因而使其输出=l，这时，D2的输入就全为“1”，它的输出Q=0，触发器进入Q=0、=l的稳定状态。由于Q端的低电平“0”通过交叉耦合反馈到Dl门的输入端，此时即便将Q的低电平撤除，即由O变1，Dl门也仍然有一个输入端为0，从而维持=l不变，因此触发器仍然保持Q=0、=1的状态不变。通常把Q=0(=l)的状态称为触发器“0”状态(复位)，称为置0端(低电平有效)。

(2)置1功能若输入=1.=0，则D2门的输入端至少有一个为0，因而使其输出Q=1，这时，Dl门的输入就全为“1”，输出=0,触发器进入另一稳定状态Q=1.=0。由于端的低电平“0”通过交叉耦合反馈到D2门的输入端，所以，即使将的低电平撤除，即由0变l，D2门至少有一个输入端为0，从而维持Q=1不变，触发器仍然保持Q=1.=0的状态不变。通常把Q=1(=0)的状态称为触发器的“1”状态(置位)，称为置1端(也是低电平有效)。(3)保持功能当输入=1.=1时，触发器保持0态或1态不变，但保持哪一状态则是取决于前一时刻(=1.=1之前)输入信号的情况。如前一时刻=0(=1)，使Q=0，则==1时，触发器就稳定在0态;若前一时刻=1(=0)，使Q=1，则此时触发器就稳定在1态。上述情况表明，基本RS触发器能接收和存储1位二进制数码(0或1)。若要在触发器内存入0，只要使置0端有效，即在端加一负脉冲(=1不变)，触发器即被置0，亦即数码0己被存入触发器，而后只要维持==1，数码0就能长久保持下去;若想在触发器内存入1，则可使置1端有效，即在端加一负脉冲(=1不变)，触发器即被置1，将数码1存入触发器。同理，可利用==1保持数码1不变。

(4)应避免的情况

若和同时有效，即在与端同时加负脉冲，使与都为0，则Dl门与D2门的输入端都至少有一个为0，因此两个门的输出都为1，即Q=1.=1，这破坏了触发器应为互补输出的正常逻辑关系。而且，如果与的负脉冲同时撤除，即与同时由0变1，那么，在撤除后的瞬间，两个与非门的4个输入端都为1，因而两个门的输出都要从原来的高电平向低电平转化，由于半导体器件参数的离散性，因而产生了竞争，哪个门的转化速度快，哪个门就抢先输出低电平0，并迫使另一个门输出高电平1。然而门的转化速度是由半导体器件参数的离散性决定的，很难事先确定，因而使触发器的下一状态不可确定。把这种无法判定新状态的情况简称为状态不确定。不确定状态是禁止使用的。

(5)时序图反映输入信号和输出状态之间对应关系的工作波形图，叫做时序图。基本RS触发器的时序图如图1-2所示。图中的虚线部分表示不确定状态。

图1-2基本RS触发器的工作波形1.1.3基本RS触发器的状态转换真值表及特征方程

(1)由与非门组成的基本RS触发器功能表如表1-1.表1-2所示。

表1-1基本RS触发器状表1-2表1-1的简化表态转换真值表表1-2为表1-1的简化表,表1-1中QRS=011和QRS=111两种状态在正常工作时是不允许出现的，故在对应的Q处打上“X”，以示区别。在简化时，可当作约束项处理。

(2)特征方程在状态转化真值表中，是把现态Q也看成一个变量，由它和R、S一起决定着次态Q由此，可以得到Q的逻辑表达式:Q=S+Q+QSRS+QRS=0

经化简可得Q的逻辑表达式:Q=S+QRS=0

这种描述触发器逻辑功能的最简逻辑表达式称为特征方程。1.2钟控触发器要保证一个庞大的数字系统能够有条不紊地工作，事实上，用于时间同步的时钟脉冲是必不可少的。同步时钟脉冲简称时钟，用CP表示。受时钟控制的触发器称钟控触发器。根据在CP控制下逻辑功能的不同，通常把钟控触发器分成RS、D、JK、T等类型。1.2.1RS触发器在CP控制下，根据输入R、S情况的不同，凡是具有置0、置1和保持功能的电路，都叫做RS触发器。在基本RS触发器的基础上，增加两个与非门，就可以构成RS触发器，见图1-3.

当CP=O时，S、R端数据信号被封锁，触发器状态保持不变。当CP=l时，由于与非门D3和D4的输出分别为和.因此，触发器状态将按基本RS触发器的规律发生变化。图1-3RS触发器即Q=S+QRS=0

其状态转换真值表也与基本RS触发器表1-1相同。可见，如果不使电路出现R=S=l输入状态，该触发器具有置0、置1.保持原状的功能。图1-4为该电路的时序图。图1-4RS触发器的时序图1.2.2D触发器在CP控制下，根据输入信号D情况的不同，凡是具有置0、置1功能的电路，都称为D触发器。若将图1-3逻辑图改接成图7-5，其特征方程将变为(S=R=D)Q=D

其状态转换真值表如表1-3所示。表1-3D触发器状态转换真值表图1-5D触发器

CP=O时，D输入数据被封锁，触发器状态保持不变。

CP=l时，D=O、Q=0，即置O;D=1.Q=1，即置1。图1-6D触发器的时序图图1-6为该触发器的时序图。虽然D触发器仅具有置0、置1功能，但由于其只有一个输入端，在许多场合下使用起来比较方便，故得到了广泛的应用。

1.2.3JK触发器在CP控制下，根据输入信号J、K情况的不同，凡是具有置0、置1.翻转、保持功能的电路，都称为JK触发器。将图1-3逻辑图改接成图1-7形式(S=J，R=KQ)，其特征方程将变为

Q=J+Q图1—7JK触发器其状态转换真值表示于表1-4中。

CP=0时，J、K输入数据被封锁，触发器保持不变。

CP=1时，J=O、K=l时，Q=0，即置0;J=1.K=0时，Q=1，即置1;J=O、K=0时，Q=Q，即保持;J=1.K=1时，Q=，即翻转。表1-4JK触发器状态转换真值表JK触发器功能完善，使用起来极为灵活。1．3触发方式触发器作为数字系统中的存储部件，何时输入数据，何时进行输出状态转换，是受到CP严格控制的。这种触发器的时钟控制作用，被称为触发器的触发方式。由于各触发器具体的电路结构不同，故存在几种不同的触发方式，这里主要介绍电平触发方式和边沿触发方式。

(1)电平触发方式在上一节中所介绍的各种钟控触发器中，均有一个共同的特点，那就是CP=O时，输入数据被封锁，输出状态不改变，而在CP=l时，才根据输入改变其输出状态。也就是说，这些触发器的数据输入和状态转换都发生在时钟CP=l期间，即CP=l时有效。通常将此称作电平触发方式(如果有些电路是CP=O时有效，那也属电平触发方式)。电平触发型触发器的两种逻辑符号(以RS触发器为例)分别示于图1-8(a)、(b)中，电平触发型触发器有时也称具有输入便能控制的锁存器。图1-8电平触发型RS触发器的逻辑符号实际使用中，对钟控触发器的基本要求是，在每一个时钟周期内，触发器只应接收一个输入数据，其输出状态最多只应转换一次。但是，对于电平触发型触发器来说，由于其电路结构的限制，上述要求很难得到满足。例如，图1-9为电平触发型JK触发器在输入一定时的输出波形图。由图可见，在第四个时钟脉冲期间，触发器翻转了两次;在第五个时钟脉冲期间，J=K=1.Q=，触发器首先由0翻转为1。但是，由于CP=l具有一定宽度，因而，触发器将继续进行翻转，直至CP=O为止。这种在CP有效期间触发器超过一次的翻转现象，通常被称为触发器的空翻。虽然电平触发型与其他触发型触发器相比，电路结构比较简单，且价格也比较便宜，但是，正因为存在空翻，因而使其应用范围受到极大的限制。图1-9电平触发型JK触发器输出波形图(2)边沿触发方式

边沿触发方式被定义为:触发器接收输入数据和输出状态转换同时发生在CP的某一跳变沿(↑上升沿或↓下降沿)，即在CP周期的其余时间里，触发器的输出状态与输入数据均无关。通常，将该跳变沿称为CP约有效边沿，CP的两个跳变沿均可作为有效沿。图1-10(a)、(b)分别表示了边沿触发型触发器的两种逻辑符号(以JK触发器为例)。图1-10边沿触发型触发器的逻辑符号它与电平触发型逻辑符号的差别在于此处多了动态符号“＞”。图1-11绘出了边沿触发型JK触发器和D触发器在输入一定的J、K和D信号时的输出波形图。不难看出，由于边沿触发型触发器仅在一个极其短暂的时间(CP跳变沿)里和输入信号有联系，因而从根本上杜绝了空翻现象。另外，由于CP跳变沿时间极短，在此期间引入干扰的可能性极小，因此，边沿触发型的触发器比电平触发型触发器的抗干扰能力强，这对数字系统的稳定是大有好处的。在今后的设计中，除了特殊的场合之外，通常，总是采用边沿触发型器件。对于边沿触发型，可以根据具体情况选择不同逻辑功能的触发器。图1-11边沿触发型JK、D触发器输出波形图1.4直接置位和直接复位在触发器的实际使用中，除信号输入端、输出端和时钟控制端以外，还常设置直接置位端和直接复位端。“直接”的含义是指它们不受时钟CP的控制，即不论CP情况如何，也不论信号输入如何，只要(或)有信号，输出将立即作相应的变化。表1-5为HCll2JK触发器的功能表。由表可知，当=O、=l时，直接置1;当=1.=0时，直接置0。可见，利用和可以将触发器预置成所期望的初始状态。必须注意的是，不允许和同时接低电平，否则，将可能导致触发器输出状态的不确定。在预置完成以后，应将和端接高电平，此时，触发器方可完成JK触发器的置0、置1.保持和翻转的逻辑功能。表1-5HCll2JK触发器功能表图1-12给出了HCll2JK触发器在一定输入(、、J、K、CP)时的输出波形图。由图可以清楚地看到，直接置位端百和直接复位端信号对触发器输出的影响。图1-12HCll2JK触发器的输出波形图1.5主要参数

(1)静态参数触发器由门电路构成，电气特性和门电路非常相似。因此，用以描述输入、输出特性的主要参数的定义和测试方法也和门电路基本相同。电源电流IE

通常只给出一个电源电流值，并且规定在测定此电流时，将所有输入端都悬空。输入短路电流巧I将各输入端依次接地，测得的电流就是各自的输入短路电流。输入漏电流I将每个输入端接至高电平时流入这个输入端的电流。输出高电平UOH和输出低电平UOL

测出触发器在1和0状态下Q与端的电平，即为UOH和UOL。

(2)动态参数常用动态参数有两个。平均传输时间t指从时钟信号的动作沿开始到触发器输出状态稳定的一段时间。最高时钟频率f当触发器接成T触发器时，所允许的最高时钟频率称为f。任务7.2数字钟的电路设计与制作【任务描述】

数字钟的电路设计与制作是数字电路中基本的电路。掌握数字钟电路的设计、分析及调试方法以及参数选用是电子工程技术人员的基本技能【任务分析】1.熟悉集成定时器555电路原理及其功能；

2.会选用数字钟电路的参数；

3.了解数字钟电路的结构特点；

4.会安装和调试数字钟电路；

5.掌握数字钟电路的设计分析方法.

【知识准备】

2.1

寄存器触发器具有时序逻辑特征，可以由它组成各种时序逻辑电路，下面主要介绍由触发器构成的寄存器和计数器。寄存器用来暂时存放参与运算的数据和运算结果。一个触发器只能寄存1位二进制数，要存多少位二进制数，就得用多少个触发器。常用的有4位、8位、16位等寄存器。寄存器存放数码的方式有并行和串行两种。并行方式就是数码各位从各对应位输入端同时输入到寄存器中;串行方式就是数码从一个输入端逐位输入到寄存器中。从寄存器取出数码的方式也有并行和串行两种。在并行方式中，被取出的数码各位在对应于各位的输出端上同时出现;而在串行方式中，被取出的数码在一个输出端上逐位出现。寄存器常分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能。

2.1.1数码寄存器

这种寄存器只有寄存数码和清除原有数码的功能。图2-1是采用基本RS触发器构成的4位数码寄存器的原理图，设输入的二进制数为“1011”,在“寄存指令”(正脉冲)来到之前，Gl一G44个与非门的输出全为1。由于经过清零(复位)，FF0一FF34个由与非门构成的基本RS触发器全处于0态。当“寄存指令”来到时，由于第1.2.4位数码输入为1，与非门G4.G2.Gl的输出均为0，即输出一负脉冲，使触发器FF3.FF1.FFO置1.图2-14位数码寄存器原理图而由于第3位数码输入为0，与非门G3的输出仍为1，故FF2的状态不变，当“寄存指令”(正脉冲)变为低电平后就保持这种状态。这样，就把4位二进制数码存放进了这个4位数码寄存器内，若要取出时，可给与非门G5~G8加“取出指令”(正脉冲)，各位数码就可从输出端Q0~Q3上取出,在未给“取出指令”前，Q0~Q3均为0。上述是并行输入并行输出寄存器的工作原理。但注意每次存数前必须对寄存器清零，否则将会出现错误。若想克服这一缺点可使用JK触发器或D触发器构成的数码寄存器。因为对于D触发器，当时钟脉冲前沿到达时其输出状态就会变成与D输入端相同的状态。而将JK触发器的J与K输入端之间并联一个反相器，并以J端作为输入端，其效果与D触发器相同，仅是由后沿触发。这两种情况均可使用触发器的时钟脉冲端作为“寄存指令”端。用D触发器构成的4位数码寄存器的原理图如图2-2所示。图2-2用D触发器构成的4位数码寄存器原理图2.1.2移位寄存器移位寄存器不仅有存放数码的功能，而且还有移位功能。所谓移位，就是每当移位脉冲(时钟脉冲)到来时，触发器的状态便向右或向左移位，也就是指寄存的数码可以在移位脉冲的控制下依次进行移位。移位寄存器在计算机中应用广泛。图2-3是由JK触发器组成的4位移位寄存器原理图。FFO接成D触发器形式，数码由D端输入。设要寄存的二进制数为1011，按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串行送到D端;工作之前先清零，首先D=l，第一个移位脉冲的后沿到来时，触发器FF0翻转，Qo=1，其他俩保持0态。接着D=0，第二个移位脉冲的后沿来到时，由于FFo和FFl同时翻转，FFl的J为l，FFo的J为0，所以，Ql=l，Qo=0,Q