第1章cpld学习教程

第一章：EDA技术概述

一、本章主要内容:简述了EDA技术的发展及其主要构成，使我们对EDA技术的全貌、构成要素及其工程设计过程有一个全面的了解。二、什么叫EDAEDA:电子设计自动化（ElectronicsDesignAutomation）是电子设计技术和电子制造技术的核心，EDA技术的发展和推广应用极大的推动了电子信息行业的发展。我们认识的EDA技术1.电路原理图设计（TANGO、PROTEL99、ORCAD）2.电路板（PCB）设计3.电路仿真软件（ORCAD、PROTEL99、EWB、PSPICE、Multisim、Proteus、AltiumDesigner）4.可编程器件的设计（MAX+plusII、Foundation、PAC）5.IC设计6.SOC设计第一节EDA技术的发展及其未来

EDA技术是现代电子信息工程领域的一门新技术;今天的EDA技术更多的是指芯片内的电子系统设计自动化，即片上系统（SOC，SystemOnChip）设计。在SOC设计过程中，除系统级设计、行为级描述及对功能的描述以外均可由计算机自动完成，同时设计人员借助开发软件的帮助，可以将设计过程中的许多细节问题抛开，而将注意力集中在电子系统的总体开发上。这样大大减轻了工作人员的工作量，提高了设计效率，减少了以往复杂的工序，缩短了开发周期，实现了真正意义上的电子设计自动化。

一、EDA技术的发展进程

从20世纪70年代人们就不断开发出各种计算机辅助设计工具来帮助设计人员进行集成电路和电子系统的设计，集成电路技术的发展不断对EDA技术提出新的要求，并促进了EDA技术的发展。近30年来，EDA技术大致经历了三个发展阶段。

1．CAD阶段

在20世纪70年代～80年代中期,电子系统硬件设计采用的是分立元件，随着集成电路的出现和应用，硬件设计进入到发展的初级阶段。初级阶段的硬件设计大量选用中小规模标准集成电路，人们将这些器件焊接在电路板上，做成初级电子系统，对电子系统的调试是在组装好的PCB（PrintedCircuitBoard）板上进行的。这个时期的软件主要还是针对产品开发，分为设计、分析、生产、测试等多个独立的软件包。

存在的问题1.由于各个软件的生产厂家不同,需要人工处理，工作很繁琐，影响了设计速度；2.对于复杂电子系统的设计，当时的EDA工具不能提供系统级的仿真与综合。由于缺乏系统级的设计考虑，常常在产品开发后期才发现设计有错误，此时再要进行修改十分困难。2．CAE阶段

在20世纪80年代中期～90年代初期,为CAE阶段（ComputerAidedEngineering）,这个阶段在集成电路与电子系统设计方法学以及设计工具集成化方面取得了许多成果。各种设计工具，如原理图输入、编译与连接、逻辑模拟、测试码生成、版图自动布局和布线以及各种单元库均已齐全。由于采用了统一数据管理技术，因而能够将各个工具集成为一个CAE系统。

比较1.20世纪70年代的自动布局布线的CAD工具代替了设计工作中绘图的重复劳动，2.20世纪80年代出现的具有自动综合能力的CAE工具则代替了设计者的部分工作，对保证电子系统的设计，制造出最佳的电子产品起着关键的作用。3.20世纪80年代后期，EDA工具已经可以进行设计描述、综合与优化和设计结果验证，CAE阶段的EDA工具不仅为成功开发电子产品创造了有利条件，而且为高级设计人员的创造性劳动提供了方便。3．EDA阶段从20世纪90年代以来,微电子技术以惊人的速度发展，其工艺水平已达到深亚微米级，在一个芯片上可集成数百万乃至上千万只晶体管，工作速度可达到Gb/s，这为制造出规模更大、速度和信息容量更高的芯片系统提供了基础条件。同时也对EDA系统提出了更高的要求，并大大促进了EDA技术的发展。20世纪90年代以后，主要出现了高级语言描述、系统仿真和综合技术为特征的第三代EDA技术，它不仅极大地提高了系统的设计效率，而且使设计者摆脱了大量的辅助性工作，将精力集中于创造性的方案与概念的构思上。可编程器件1（Altera公司）可编程器件2（Lattice公司）可编程器件3（Xilinx公司）EDA技术主要有以下特征

1.电子厂家可以为用户提供系列化、各种规模的可编程逻辑器件，使设计者通过设计芯片实现电子系统功能。2.高层综合（HLS，HighLevelSynthesis）的理论与方法取得进展，从而将EDA设计层次由RT级提高到了系统级（又称行为级）。设计者逐步从使用硬件转向设计硬件，3.提供独立于工艺和厂家的系统级设计能力，具有高级抽象的设计构思手段。例如：提供方框图、状态图和流程图的编辑能力，具有适合层次描述和混合信号描述的硬件描述语言（VHDL、AHDL或Verilog－HDL），同时含有各种工艺的标准元件库。EDA技术主要有以下特征4.采用平面规划（FloorPlaning）技术对逻辑综合和物理版图设计进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设计信息的影响。5.可测性综合设计。6.为带有嵌入IP核的ASIC设计提供软、硬件协同设计工具。

二、未来EDA技术1.数字逻辑向模拟电路和数模混合电路的方向发展2.工艺方面3.等效逻辑门数4.工作电压5.时钟频率二、未来EDA技术到2005年，密度将达到1×104万门。可编程模拟器件已开始应用于实际工程。随着芯片集成度的增大，单个芯片内集成了通用微控制器/微处理器核心（MCU/MPUCore）、专用数字信号处理器核心（DSPCore）、存储器核心（MemoryCore）、嵌入式软件/硬件、数字和模拟混合器件、RF处理器等，并且EDA与上述器件间的物理与功能界限已日益模糊。二、未来EDA技术EDA技术将向广度和深度两个方向发展，EDA将会超越电子设计的范畴进入其他领域，随着基于EDA的SOC设计技术的发展，软硬核功能库的建立，IP核复用（IPReuse），以及基于VHDL所谓自顶向下设计理念的确立，未来的电子系统的设计与规划将不再是电子工程师们的专利。有专家认为，21世纪将是EDA技术快速发展的时期，并且EDA技术将是对21世纪产生重大影响的十大技术之一。当前，EDA的主要应用方向为微控制器（Microcontroller）、ASIC和DSP等方面。第二节EDA技术的构成要素

基于可编程器件EDA技术主要包括如下四大要素：①大规模可编程器件，它是利用EDA技术进行电子系统设计的载体；②硬件描述语言，它是利用EDA技术进行电子系统设计的主要表达手段；③软件开发工具，它是利用EDA技术进行电子系统设计的智能化的自动化设计工具；④实验开发系统，它是利用EDA技术进行电子系统设计的下载与硬件验证工具。1．大规模可编程器件可编程器件是一种由用户编程以实现某种电子电路功能的新型器件，它可分为可编程逻辑器件（PLD，ProgrammableLogicDevice）和可编程模拟器件(PAC，ProgrammableAnalogCircuit)。前者之技术发展已经相当成熟，在大量的电子产品中早已得到了实际应用；后者相对来说发展要晚一些，其现有的芯片功能也比较单一。PLD的分类PLD可分为低密度PLD和高密度PLD两种。低密度PLD器件如早期的PAL、GAL等，它们的编程都需要专用的编程器，属半定制ASIC（专用集成电路）器件；高密度PLD就是当人们提到EDA技术时，首先想到的复杂可编程逻辑器件（CPLD，ComplexPLD）、现场可编程门阵列（FPGA，FieldProgrammableGateArray）以及在系统可编程逻辑器件（ISP-PLD，InSystemProgrammabilityPLD）等，它们编程时仅需以JTAG方式与计算机并口相连即可。PLD的分类CPLD/FPGA不仅受到系统设计者的青睐，而且在半导体领域中呈现出一支独秀的增长态势，成为系统级平台设计的首选。随着PLD向更高速、更高集成度、更强功能和更灵活的方向发展，使CPLD/FPGA器件既适用于短研制周期、小批量产品开发，也可用于大批量产品的样品研制，且项目开发前期费用低，开发时间短，有利于新产品占领市场，是目前ASIC设计所使用的最主要的器件。PAC

PAC是Lattice公司推出了在系统可编程模拟电路（ispPAC），翻开了模拟电路设计方法的新篇章。ispPAC器件它首先属于模拟集成电路，即电路的输入、输出甚至内部状态均为随时间连续变化的模拟信号；同时，该类器件又是现场可编程的，利用ispPAC器件配合相应的开发软件，便可以像设计数字电路一样方便、快捷地完成模拟电路的设计，进行电路特性模拟，最后通过编程电缆将模拟电路设计方案下载至ispPAC芯片中。目前ispPAC器件已在信号调理、模拟计算、工业控制、通信、仪器仪表、人工神经网络等方面得到了初步的应用。2．硬件描述语言（HDL）硬件描述语言（HDL，HardwareDescriptionLanguage），就是可以描述硬件电路的功能、信号连接关系及定时关系的语言。它可以使电子系统设计者利用这种语言来描述自己的设计思想和电子系统的行为，并建立模型，然后利用EDA工具进行仿真，自动综合到门级电路，再用ASIC或CPLD/FPGA实现其功能。利用硬件描述语言，可以方便地设计大型的电子系统。目前，其中最有代表性的是美国国防部开发的VHDL（Very-High-SpeedIntegratedCircuitHDL）、Verilog公司开发的VerilogHDL和早期的ABEL语言。

HDL描述设计的优点

它们更接近用自然语言描述系统的行为，在设计过程中文字载体更适于传递和修改设计信息，并可以建立独立于工艺的设计，此外还便于保存和重用设计。

HDL在语法和风格上类似于现代高级编程语言（如C语言）。但要注意，HDL毕竟描述的是硬件，它包含许多硬件特有的结构。3．软件开发工具

目前比较流行的数字系统EDA软件工具有Altera公司的MAX＋plusⅡ（和QuartusII）。Lattice公司的ispEXPERT。Xilinx公司的Foundation（和ISE）。

MAX＋plusⅡ

支持原理图、VHDL和VerilogHDL文本文件，以及以波形与EDIF等格式的文件作为设计输入，并支持这些文件的任意混合设计。它具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。在适配之后，MAX＋plusⅡ生成供时序仿真用的EDIF、VHDL和Verilog这三种不同格式的网表文件，它界面友好，使用便捷，被誉为业界最易学易用的EDA的软件，并支持主流的第三方EDA工具，支持除APEX20K系列之外的所有Altera公司的FPGA/CPLD大规模逻辑器件。普遍认为MAX＋plusⅡ是最成功的PLD开发平台之一，配合使用Altera公司提供的免费OEMHDL综合工具可以达到较高的效率。

ispEXPERT

ispEXPERTSystem是ispEXPERT的主要集成环境。通过它可以进行VHDL、Verilog及ABEL语言的设计输入、综合、适配、仿真和在系统下载。ispEXPERT界面友好，操作方便，功能强大，并与第三方EDA工具兼容。Lattice公司针对在系统可编程模拟电路ispPAC，推出的ispPACDesignerEDA软件，其设计方法和数字系统EDA有所不同，但过程相似，它允许设计者在集成环境中设计、修改模拟电路，进行电路特性仿真，最后通过编程电缆将设计方案下载到芯片中。Foundation

Xilinx公司最新集成开发的EDA工具。它采用自动化的、完整的集成设计环境。Foundation项目管理器集成了Xillnx实现工具，并包含了强大的SynopsysFPGAExpress综合系统，是业界最强大的EDA设计工具之一。

PAC—Designer

美国Lattice公司针对其在系统可编程模拟器件推出的开发软件。所谓“在系统可编程”，是指可编程器件在不脱离所在应用系统的情况下，能够通过计算机对其编程，而不需要专用的编程器。PAC-Designer具有支持原理图输入设计方式、可观测电路的幅频和相频特性、内含用于低通滤波器设计的宏等特点。

4．实验开发系统EDA实验开发系统提供CPLD/FPGA芯片下载电路及EDA实验/开发的外围资源，供硬件验证用。一般包括：①实验或开发所需的各类基本信号发生模块，包括时钟、脉冲、高低电平等；②通用数字式和扫描驱动类接口，包括各类输入、显示或指示模块，提供FPGA/CPLD输入/输出信息显示；③模拟器件及接口，包括模拟信号的放大、比较及A/D变换器模块；④监控程序模块，提供“电路重构软配置”功能；⑤目标芯片适配座以及FPGA/CPLD目标芯片和编程下载电路。第三节EDA软件系统的构成

目前世界上著名的EDA软件公司有Cadence公司的OrCAD、PADS公司的PadsPower/Logic以及MentelGraphics、Viewlogic（现在为INNOVEDA）、Synopsys等公司都有其特色开发工具。上述EDA软件涉及电子设计各个方面，包括数字电路设计、模拟电路设计、数模混合设计、系统设计、仿真验证等电子设计的许多领域。这些软件工具对硬件环境要求高，功能齐全、性能优良，并且软件系统可分为很多模块。

软件公司各大半导体器件公司为了推动其生产的芯片的应用，针对性的推出了一些开发软件，如Altera公司的MAX＋plusⅡ和QuartusII。Lattice公司的ispEXPERT，Xilinx公司的Foundation等。随着新器件和新工艺的出现，这些开发软件也在不断更新或升级。上述软件工具都是从专用集成电路ASIC开发与应用角度出发，具有针对性，并且操作简单，对硬件环境要求低，运行平台是PC机和Windows或WindowsNT操作系统。EDA软件系统应当包含以下子模块设计输入子模块设计数据库子模块分析验证子模块综合仿真子模块布局布线子模块等。第四节

基于可编程器件的EDA技术设计程

1．设计准备

设计准备工作包括系统设计、设计方案论证和器件选择等。首先根据所设计电子系统项目的功能，初步定义I/O端口，根据器件本身的资源、系统延迟时间、系统速度要求、连线的可布性及成本等方面进行权衡选择合适的FPGA/CPLD器件，使器件在资源和速度上能够满足所设计电子系统的需求。然后采用一定的方法对EDA项目进行逻辑划分，按电路形式划分为若干模块，尽量以宏单元模块方式进行划分。

2．设计输入：源程序的编辑和编译（l）原理图输入方式

此法适于自底向上（Bottom-UpDesign）的板级系统的集成设计。其优点是观察直观和非编程，便于电路的调整和容易实现仿真，比较容易掌握，所画的电路原理图与传统的器件连接方式基本相同，很容易被人接受，而且编辑器中有许多现成的单元器件可以利用，自己也可以根据需要设计元件。这种方式适用于对系统及各部分电路很熟悉的情况，或在系统对时间特性要求较高的场合。当系统功能较复杂时，原理图输入方式效率低，随着设计规模增大，设计的易读性迅速下降，电路结构的改变将十分困难，移植性差。

（2）状态图输入方式

也叫图形化免编程式的设计输入法，它使用状态图（框图、状态图、波形图、真值表和文字）进行的输入，而不必编程。然后由EDA工具自动生成综合工具所需的VHDL（或其它HDL）描述程序。大型电子系统的设计，可采用层次简图方法，自顶向下（Top-DownDesign）划分模块并画出各层简图，直至最底层的由元器件组成的分电路图为止。一般专业EDA公司的EDA工具都具有这种输入方式，如：Cadence的SPW软件工具、Viewlogic的ViewDesignManager等。这种设计方式简化了状态机的设计，比较流行。（3）HDL软件程序的文本方式

是一种普遍性的输入方法，大部分的EDA工具软件都支持文本方式的编辑和编译。目前常用的高层硬件描述语言VHDL和Verilog-HDL功能极强，覆盖了逻辑设计的诸多领域和层次，并支持多种硬件模型。它们都已成为IEEE标准，其优点是，语言与工艺的无关性，可以使设计者在系统设计、逻辑验证阶段便确立方案的可行性；语言的公开可利用性，可使它们便于实现大规模系统的设计等；硬件描述语言具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间转换非常方便。因此，运用硬件描述语言设计已是当前的趋势。

3．设计实现设计的实现就是把设计输入文件与硬件芯片实现结合。首先需要利用EDA软件系统的综合器进行逻辑综合，然后进行器件的布局、布线和适配，最后生成下载文件熔丝图文件（即JEDEC格式的文件，简称JED文件）或位流数据文件，或统称为数据文件。（1）逻辑综合

综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图的描述，针对给定硬件结构进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定硬件结构用某种网表文件的方式联系起来。显然，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换成低级的，可与FPGA/CPLD器件结构相映射的网表文件。

逻辑综合的内容1）语法检查和设计规则检查。2）网络表提取。3）逻辑优化和综合。

（2）器件适配适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，产生最终的数据文件（熔丝图文件或位流数据文件）。逻辑综合通过后必须利用适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、布局与布线，适配完成后可以利用适配所产生的仿真文件作精确的时序仿真。适配与分割适配和分割工作是确定优化方案以后的逻辑与器件中的宏单元和I/0单元适配，然后将设计分割为多个便于适配的逻辑小块形式映射到器件相应的宏单元中。如果整个设计不能装入一片器件时，可以将整个设计自动分割成多块并装入同一系列的多片器件中去。分割工作可以全部自动实现，也可以部分由用户控制，还可以全部由用户控制进行。划分时应使所需器件数目尽可能少，同时应使用于器件之间通信的引脚数目最少。

布局和布线布局和布线工作是在设计检验通过以后由软件自动完成的，它能以最优的方式对逻辑元件布局，并准确地实现元件间的互连。布线以后软件会自动生成布线报告，提供有关设计中各部分资源的使用情况等信息。4．器件编程与配置设计编译好后，将数据文件通过编程器或下载电缆下载到目标芯片FPGA/CPLD中。ispLSI器件可在线路板上编程，也可以在专用编程器上编程。对CPLD器件来说是将文件JED下载（DownLoad）到CPLD器件中去，对FPGA来说是将位流数据文件BG配置到FPGA中去。5．设计验证

（1）行为仿真在综合以前可以先对VHDL所描述的内容进行行为仿真，即将VHDL设计源程序直接送到VHDL仿真器中仿真，这就是所谓的VHDL行为仿真。因为此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。在这时的仿真中，可以充分发挥VHDL中的适用于仿真控制的语句及有关的预定义函数和库文件。（2）功能仿真VHDL综合器一般都可以生成一个VHDL网表文件。网表文件中描述的电路与生成的EDIF/XNF等网表文件一致。VHDL网表文件采用VHDL语法，只是其中的电路描述采用了结构描述方法，即首先描述了最基本的门电路，然后将这些门电路用例化语句连接起来。这样的VHDL网表文件再送到VHDL仿真器中进行所谓功能仿真，仿真结果与门级仿真器所做的功能仿真的结果基本一致。需要注意的是，VHDL仿真器和门级仿真器，它们都能进行功能仿真和时序仿真。所不同的是仿真用的文件格式不同，即网表文件不同。（3）时序仿真时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称后仿真或模拟仿真。它是接近真实器件运行的仿真，仿真过程中已将器件特性考虑进去了，因而，仿真精度要高得多。但时序仿真的仿真文件必须来自针对具体器件的布线/适配器所产生的仿真文件。综合后所得的EDIF/XNF门级网表文件通常作为FPGA布线器或CPLD适配器的输入文件。通过布线/适配处理后，布线/适配器将生成一个VHDL网表文件，这个网表文件中包含了较为精确的延时信息，网表文件中描述的电路结构与布线/适配后的结果是一致的。（4）硬件仿真/器件测试这里所谓的硬件仿真是针对ASIC设计而言的。在ASIC设计中，比较常用的方法是利用FPGA/CPLD对系统的设计进行功能检测，通过后再将其VHDL设计以ASIC形式实现；而器件测试则是针对FPGA/CPLD直接用于应用系统的检测而言的。硬件仿真和器件测试的目的，是为了在更真实的环境中检验VHDL设计的运行情况，特别是对于VHDL程序设计上不是十分规范、语义上含有一定歧义的程序。在电子系统工程设计中，VHDL设计的硬件仿真和器件测试是十分必要的。问题1.请谈谈你所认识的EDA2.可编程逻辑器件的作用3.认识IP核树立质量法制观念、提高全员质量意识。9月-249月-24Wednesday,September4,2024人生得意须尽欢，莫使金樽空对月。20:21:2220:21:2220:219/4/20248:21:22PM安全象只弓，不拉它就松，要想保安全，常把弓弦绷。9月-2420:21:2220:21Sep-2404-Sep-24加强交通建设管理，确保工程建设质量。20:21:2220:21:2220:21Wednesday,September4,2024安全在于心细，事故出在麻痹。9月-249月-2420:21:2220:21:22September4,2024踏实肯干，努力奋斗。2024年9月4日8:21下午9月-249月-24追求至善凭技术开拓市场，凭管理增创效益，凭服务树立形象。04九月20248:21:22下午20:21:229月-24严格把控质量关，让生产更加有保障。九月248:21下午9月-2420:21September4,2024作业标准记得牢，驾轻就熟除烦恼。202