《通信原理》课件第11章

第11章同步原理11.1载波同步11.2位同步11.3群同步习题 11.1引言同步是通信系统中的一个非常重要的内容。通信系统中收、发双方能否协调一致地工作，很大程度上依赖于有无良好的同步系统。接收机中涉及的同步，按功能分主要有载波同步、位同步和群同步（帧同步）。本章重点讨论这些同步系统的实现原理及性能指标。11.2.1直接法（自同步法）有些接收信号虽然本身不含有载波分量，但对该接收信号作某些非线性变换后，通过窄带滤波器再进行分频，就可以提取到载波分量，这是直接法提取同步载波的基本原理。根据此原理构建的载波提取电路方框图如图11.2.1所示。11.2载波同步图11.2.1直接法提取载波在图11.2.1所示的载波提取方法中，首先对接收的MPSK进行M次变换，然后用一个中心频率为Mfc的窄带滤波器滤出频率为Mfc的信号，最后对这个信号进行M次分频，得到所需的频率为fc的同步载波。当M=2时，可从2PSK或DSB信号中提取同步载波，如图11.2.2所示，此方法称为平方变换法。图11.2.2平方变换法提取载波根据图11.2.2，我们对变换法能够提取同步载波的可行性作简单讨论。在这种方法中，首先对接收到的DSB或2PSK信号进行平方变换，设收到的信号为x(t)cos2πfct，此信号平方后为

由于x2(t)中有直流成分，所以e(t)中有cos4πfct成分（在e(t)的频谱中有位于2fc位置上的冲激），经中心频率2fc的窄带滤波器，可得到cos4πfct成分，此成分经二分频后可得到cos2πfct成分，这就是所需要的同步载波信号。为了改善变换法的性能，可以在变换法的基础上，将窄带滤波器改用锁相环，这样就变成了变换环法，图11.2.2所示的变换法所对应的变换环法方框图如图11.2.3所示，称为平方环法。由于锁相环具有良好的跟踪、窄带滤波和记忆性能，因此平方环法比一般的平方变换法具有更好的性能，因而得到广泛的应用。图11.2.3平方环法提取同步载波图11.2.3中的二分频电路将使载波有180°的相位模糊。这是因为一般的分频器都由触发器构成，由于触发器的初始状态是未知的，分频器输出的波形相位可能随机地取0°或180°。相位模糊对模拟信号影响不大，而对2PSK将引起反向工作问题，解决的办法是采用2DPSK调制。从接收信号中提取同步载波的另一方法是Costas环法，也称为同相正交环法。图11.2.4是这种方法的方框图。图11.2.4Costas环法提取同步载波及解调方框图由图11.2.4可见，Costas环由两条支路构成，一条称为同相支路，另一条称为正交支路。这两条支路通过同一个压控振荡器耦合在一起，构成一个负反馈系统。当达到同步时，同相支路输出已解调的基带波形，此基带波形送到取样判决器，经取样判决输出二进制数字序列。应当注意，Costas环法同样存在相位模糊问题。11.2.2插入导频法(外同步法)有些信号中虽没有载波成分(如DSB信号，2PSK信号等)，但它可以用直接法提取同步载波。除此之外，它还可以用插入导频法使接收端获取同步载波。由于导频是插入到信号中一起发送的，为使接收端能很方便地获取同步载波而又不影响信号，对插入的导频通常有如下要求：

(1)导频要在信号频谱为零的位置插入，否则导频与信号频谱成分重叠在一起，接收端不易从接收信号中将导频提取出来。

(2)导频的频率应当与载波频率有关，通常导频频率等于载波频率。这样，接收端用窄带滤波器将导频滤出，滤出的导频就是同步载波。

(3)插入的导频应与载波正交，避免导频对信号解调产生影响。下面以DSB及2PSK为例来说明插入导频法实现载波同步的基本方法。图11.2.5(a)是基带信号的频谱，(b)是其DSB信号的频谱及插入导频的位置(虚线所示)。导频插在DSB信号频谱为0的地方，即导频的频率为fc，且与调制用的载波信号正交。插入导频法发送端及接收端的方框图如图11.2.6所示。图11.2.5DSB信号中插入导频示意图图11.2.6插入导频法发送端及接收端框图图11.2.6(a)是插入导频法发送端方框图，根据此图可知uo(t)=acm(t)cos2πfct+acsin2πfct其中，acm(t)cos2πfct为DSB信号项，acsin2πfct为插入的导频信号，它与载波accos2πfct正交，所以也称为正交载波(导频)。图11.2.6(b)是接收端解调的方框图，假设收到的信号就是uo(t)，uo(t)的导频经中心频率为fc的窄带滤波器滤出来，再经过90°相移后得到同步载波accos2πfct，uo(t)与载波accos2πfct经相乘器相乘后输出，有经过低通滤波器以后，得。11.2.3载波同步系统的性能指标载波同步系统的性能指标主要有效率、同步建立时间、同步保持时间和精度。效率是指为获取同步所消耗的发送功率的多少。直接法由于不需要专门发送导频，因此是高效率的。而插入导频法由于插入导频要消耗一部分发送功率，因此效率要低一些。同步建立时间是指从开机或失步到同步所需的时间，通常用ts表示，此时间越短越好，这样同步建立得快。同步保持时间是指同步建立后，如果同步信号突然消失，系统还能保持住同步的时间，通常用tc表示。此时间越长越好，这样一旦建立同步以后可以保持较长的时间。精度是指提取的载波与需要的标准载波之间的相位误差，通常用Δφ表示。此值越小越好，因为Δφ值直接影响接收机的解调性能。

DSB和2PSK信号有相同的信号形式，设为m(t)cos2πfct。解调时接收到的DSB或2PSK信号乘以相干载波，当提取到的相干载波有相位误差Δφ，即为cos(2πfct+Δφ)时(为方便起见，设提取的相干载波幅度为1)，相乘器输出为上式经过低通滤波后第二项被滤除，因此低通滤波器输出信号为。显然，当Δφ=0，即载波系统完全同步时，cosΔφ=1，解调后信号的幅度最大；当Δφ≠0时，cosΔφ<1，解调后信号幅度下降。因此，对DSB信号，Δφ≠0会引起信号幅度的下降，影响接收信号的质量；对2PSK信号，Δφ≠0同样引起信号幅度的下降，使信噪比r下降cos2Δφ倍，误码率为

因此，载波系统的误差会使2PSK解调误码率增大。11.2.2直接法直接法就是借助于位同步电路从所接收到的数字基带信号中直接提取位同步信号的方法。最常用的直接法是数字锁相环法。数字锁相环法的基本原理是在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致(超前或滞后)，鉴相器就产生误差信号去调整位同步信号的相位，直到获得精确的同步为止。数字锁相环法的基本原理方框图如图11.3.1所示。11.3位同步图11.3.1数字锁相环法提取位同步信号原理方框图频率为nfs的晶振产生的正弦波经整形电路变成窄矩形脉冲序列，如图11.3.2(a)所示。此脉冲序列经控制电路加到n次分频器，n次分频每接收到n个脉冲就输出1个脉冲，所以n次分频器的输出脉冲序列的频率为fs，脉冲间隔为Ts，如图11.3.2(b)所示。此信号一路被送到鉴相器，另一路则作为位同步信号去控制取样判决。鉴相器将分频器送来的位同步信号相位与接收到的码元相位进行比较，若既不超前也不滞后，这种状态就维持下去，此时分频器输出的脉冲序列即为位同步信号。如果鉴相器的比较结果是n次分频器输出信号(即位同步信号)相位超前于接收码元相位，鉴相器输出误差信号给控制电路，使控制电路从其接收到的脉冲序列中扣除一个脉冲，这样分频器输出的脉冲序列就比原来正常情况下的脉冲序列滞后一个Ts/n时间，如图11.3.2(c)所示。到下一次鉴相器进行比相时，若分频器输出脉冲序列的相位仍超前，鉴相器再输出一个代表超前的误差信号给控制电路，使控制电路再扣除一个脉冲，直到分频器输出脉冲序列的相位不超前为止。如果鉴相器的比较结果是n次分频器的输出脉冲序列相位滞后于接收码元相位，则鉴相器输出一个代表滞后的误差信号给控制电路，使控制电路在接收的脉冲序列中增加一个脉冲，此脉冲称为附加脉冲，此时分频器的输出脉冲序列就比原来正常情况下的脉冲序列超前一个Ts/n时间，如图11.3.2(d)所示。如下次鉴相器比相时仍然滞后，则再一次增加脉冲，直到同步为止。图11.3.2位同步信号相位调整过程示意图(图中设n=4)由此可见，在分频器的输入端采用增加或扣除脉冲的办法，就可以改变其输出脉冲序列的相位。因此，只要接收到的数字码元序列的相位与分频器输出的脉冲序列的相位既不一致也不同步，就可以采用上述方法来改变后者的相位，直到同步为止。由于相位的改变是一步一步进行的，或者说是离散式(即数字式)进行的，故称这种锁相环法为数字锁相环法。11.3.2位同步系统的主要性能指标

1.位定时误差用数字锁相环法提取位同步信号时，只要随机噪声引起的定时抖动比起调整一步的时间小得多，就可以认为定时误差主要是由位同步脉冲跳跃式调整引起的。由于每调整一步，定时位置改变Ts/n(n为分频器的分频比)，故最大的位定时误差为

(11-3-1)有时，位定时误差也用相位来表示，称为相位误差，即(11-3-2)

当位定时有偏差时，会使信号的取样值下降，而取样值的下降最终导致数字通信系统误码率的上升。以2PSK信号为例，当位定时无偏差时，最佳接收机的误码率为而当位定时偏差为te时，经推导误码率为(11-3-3)

2.位同步建立时间从位同步系统提取到含有位同步信息的数字信号起，到系统同步建立为止所需要的时间称为同步时间或捕捉时间。位同步脉冲与接收到的码元之间的误差最大值为Ts/2，这时所需要的同步建立时间最长。因为数字锁相环每调整一次(一步)，仅能纠正Ts/n的时间差，所以要消除Ts/2的时间差，需要调整的步数为在接收二进制数字信号时，各码元出现“0”或“1”是随机的，两个相邻码元出现01、10、11、00的概率可以近似认为相等。若把码元“0”变“1”或“1”变“0”时的交变点提取出来作为比相用的脉冲，也就是说，每出现一次交变点，鉴相器比相一次，使得控制器扣除或附加一个脉冲，位定时信号调整一次，那么，对位定时信号平均调整一个Ts/n所需要的时间为2Ts秒，故同步建立时间为(11-3-4)可见，分频次数n越小，同步建立时间就越短。但由式(11-3-1)可见，此时建立同步后的位定时误差也越大。因此，这两个指标对分频次数n的要求是矛盾的。实际应用时，对n的取值应折衷考虑。

3.同步保持时间当同步建立后，一旦输入信号中断，或者遇到长连“0”码、长连“1”码时，由于接收信号没有过零点(交变)，锁相环就失去调整作用。由于收、发两端位定时脉冲的频率总是存在着误差，因此，相对于发送端，接收端同步信号的脉冲位置会逐渐发生漂移，时间愈长，位置的漂移量就越多，直到漂移量达到某一允许的最大值时，就算失去同步了。由同步到失去同步所经过的时间称为同步保持时间。同步保持时间tc与收、发两端晶振的频差Δf及所允许的位定时偏差值有关，它们之间的关系为其中，α与所允许的最大偏移值ΔTmax有关，它们之间的关系是ΔTmax=Ts/α，而ΔTmax的取值与系统所允许的误码率有关，如果对误码率的要求不是很高，则所允许的最大位定时偏差也可大一些，因为定时偏差会影响取样判决的正确率。由此可见，同步系统的同步保持时间愈长愈好。Δf是收、发两端晶振的频差，定义为Δf=|fs-f1|其中，f1是收端分频器输出脉冲的重复频率。

4.同步带宽由于收、发两端晶振的不稳定，使发送的码元速率与接收端位同步脉冲的频率不相等，这样，每经过一个Ts(近似地说，也就是每隔一个码元周期)就会引起一个时间误差ΔT，其值为

(11-3-5)而根据数字锁相环的工作原理，每一次所能调整的时间为Ts/n。如果“1”码和“0”码等概出现，那么平均每两个码元周期内才能调整一次，或者说，平均每个码元周期内只能调整半次，即调整的时间为。显然，如果所接收码元的周期与位同步脉冲周期的平均时间差ΔT大于，那么锁相环将无法使位同步信号与接收码元序列同步。为了保证位同步系统能够实现同步，由收、发两端晶振的频差所造成的时间差ΔT必须小于或等于调整时间，即将上式代入式(11-3-5)，并化简得

称最大值为同步带宽，它是为确保能够建立同步而允许的收、发两端晶振的最大频差。

例11.3.1

一个二进制数字传输系统，码元速率为50Baud，收发两端振荡器的频率稳定度，允许最大的位定时偏差，数字锁相环中分频次数n=192，求此位同步系统的性能指标。

解已知fs=50Hz，

，

(1)同步建立后的位定时误差为

(2)同步建立时间为

(3)由可得

所以，同步保持时间为

(4)同步带宽为11.4.1巴克码为能实现可靠的群同步，选择或寻找一种合适的特殊码组至关重要。群同步系统对作为标记的特殊码组一般要求如下：

(1)在数字通信系统中，一般信道上传输的是二进制码序列，因此插入进去的特殊码组也应该是二进制码组。

(2)便于识别，使识别电路简单。

(3)与信息码的差别大，不易与信息码混淆。

(4)码长适当，以便提高效率。巴克码是满足上述条件的一种码组。目前已经找到的巴克码组如表11-4-1所示。在表中，“+”代表“+1”，“-”代表“-1”。11.4群同步巴克码是一种便于识别的码组，它具有尖锐的局部自相关特性。设有巴克码组{a1,a2,…,an}，每个码元ai只可能取值+1或-1，它的局部自相关函数R(j)定义为

以7位巴克码为例，它的局部自相关函数如下：当j=0时，当j=1时，当j=2时，按同样方法可求出j=3,4,5,6,7的R(j)值，分别为0，-1，0，-1，0；另外，再求出j取负值时的各个R(j)值，如图11.4.1所示。按照定义，R(j)只是在离散点上才有取值。为了形象地表示巴克码局部自相关函数的尖锐单峰特性，图中各点用虚折线连接起来了。图11.4.17位巴克码的局部自相关函数11.3.2巴克码识别器由于巴克码组插在信息流中，因此接收端必须用一个电路将巴克码组识别出来，才能确定信息码组的起止时刻。识别巴克码组的电路称为巴克码识别器，7位巴克码识别器如图11.4.2所示。它由7级移位寄存器、相加器和判决器组成。7位移位寄存器的“1”、“0”按照1110010的顺序接到相加器中，接法与巴克码的规律一致。当输入码加到移位寄存器时，如果图中某移位寄存器进入的是“1”码，该移位寄存器的1端输出为“+1”，0端输出为“-1”。反之，当某移位寄存器进入的是“0”码，该移位寄存器的1端输出为“-1”，0端输出为“+1”。图11.4.27位巴克码识别器下面要讨论的问题是含有巴克码的码元序列通过巴克码识别器时，巴克码识别器能否识别出巴克码。由于巴克码的前后都是信息码元，而信息码元又是随机的，我们考虑一种最不利的情况，即当巴克码只有部分码元在移位寄存器时，信息码元占有的其它移位寄存器的输出全部是“+1”，在这种最不利的情况下，相加器的输出如表11-4-2所示。这里的a表示巴克码进入识别器的位数，如a=4是指巴克码的前4位进入到了巴克码识别器中，巴克码识别器的最左边3位是信息码元；当a=7时是指7位巴克码全部进入识别器，识别器中没有信息码元；a=8是指巴克码的最前面一位码元已移出识别器，此时还有巴克码的后6位码元在识别器中，位于识别器的最左边6位，识别器的最右边一位是信息码元。其它情况依次类推。根据表11-4-2可画出识别器中相加器的输出波形，如图11.4.3所示。图11.4.3巴克码通过识别器时相加器的输出由图11.4.3可以看出，如果判决电平选择在6，就可以根据a=7时相加器输出的7，大于判决电平6而判定巴克码全部进入移位寄存器的时刻。此时识别器输出一个群同步脉冲，表示一个信息码组的开始。一般情况下，信息码元不会正好都使移位寄存器的输出为“+1”，因此实际上更容易判定巴克码全部进入移位寄存器的时刻。11.4.3群同步系统的性能指标

1.漏同步概率由于噪声和干扰的影响，会引起群同步码组中一些码元发生错误，从而识别器漏识已发出的群同步码组，出现这种情况的概率称为漏同步概率，用PL表示。以7位巴克码识别器为例，设判决门限为6，此时7位巴克码中只要有1位码元发生错误，7位巴克码全部进入识别器时，相加器输出7变为5，由于此时相加器输出值没有超过门限值6，所以判决器不会判决出同步信号，这样就出现了漏同步。因此，判决门限取6时，识别器不允许巴克码组中有一个码元发生错误，否则将判决不出群同步信号。若判决门限设为4，当巴克码组中出现一个错码时识别器仍能识别出群同步，因为此时相加器输出为5，超过了门限电平。由此可见，漏同步概率与门限(允许群同步码组中的错码数)有关。设群同步码组的码元数为n，系统误码率为Pe，降低门限后识别器允许群同步码组中最大错码数为m。

(1)同步码组中一个码元也不错时，识别器能够识别出群同步码组，此时同步不会漏掉。这种情况的出现概率为(1-Pe)n；

(2)同步码组中有一个错码时，识别器仍能识别出同步码组，此时同步也不会漏掉。这种情况的出现概率为；

(3)直到同步码组中出现m个错码时，识别器仍能识别出同步码组，此时同步也不会漏掉。这种情况的出现概率为。由此可得到，群同步不被漏掉的概率为，而漏同步概率为(11-4-1)

2.假同步概率在信息码组中也可能出现与所要识别的群同步码组相同的码组，这时识别器会把它误认为群同步码组而出现假同步。出现这种情况的概率称为假同步概率，用PF表示。

计算假同步概率PF就是计算信息码元中能被判为同步码组的数目，与所有可能的码组数目的比值。设二进制信息码中“1”、“0”码等概出现，即P(0)=P(1)=0.5，则由n位二进制码元组成的所有可能的码组数为2n个，而其中能被判为同步码组的数目也与m(门限)有关，若m=0，则2n个码组中只有个(即1个)与同步码组相同，被识别器判为同步码组；若m=1，则与同步码组有一位不同的信息码组都能被判为同步码组，共有。依次类推，就可以求出长为n的信息码组中被判为同步码组的数目为。由此可得，假同步概率的一般表达式为

(11-3-2)

例11.4.1

设群同步码组采用7位巴克码，信道误码率Pe=10-3。求当识别器判决门限分别设为6和4时的漏同步概率PL和假同步概率PF。

解由题可得同步码组长度n=7,Pe