毕业设计-DDR的PCB设计

目录DDR的PCB设计 IThePCBdesignofDDR II第1章绪论 11.1DDR的叙述 11.2DDR-DDR与SDRAM的区别 11.3DDR存储器电气特性验证 4第2章噪声来源与分析 82.1反射噪声分析和端接技术 82.1.1反射形成原因 82.1.2主抗匹配与端接方案 92.1.3端接方案的仿真结果 122.2串扰噪声分析 132.2.1高速PCB板上的串扰分析模型 132.2.2高速PCB板上的串扰仿真结果 132.2.3减少高速PCB板上的串扰噪声的措施 14第3章完整性分析 163.1电源完整性 163.2时序分析 173.2.1公共时钟同步的时序分析 173.2.2源同步的时序分析 223.3案例 24第4章布局与布线 294.1PCB的叠层（stackup）和阻抗 294.2互联通路拓扑 304.3SDRAM的布局布线 324.4DDR的布局布线 334.4.1布局时应注意 354.4.2布线时应注意 354.4.3布线要点 374.6供电 38结束语 40参考文献 41致谢 42附录数据线同组同层 43DDR的PCB设计摘要：随着微电子技术和计算机技术的不断发展，DDR双通道同步动态随机存储器在通信系统中的应用越来越显得重要，而随着电子产品的集成化，对DDR在PCB中的设计要求也越来越高。为了更好的能理解DDR，本文还与SDRAM一并做了介绍与设计。本设计为基于DDR双通道同步动态随机存储器的PCB设计。本文主要介绍了在对DDR的PCB设计时，所面临的信号完整性。详尽的阐述了影响信号完整性的反射、串扰和信号完整性中的时序分析的相关理论并提出了减小反射和串扰得有效措施。对布线与布局的一些注意事项与要点也做了详细的叙述。关键字：反射；SDRAM；串扰；信号完整性；时序ThePCBdesignofDDRAbstract:Withmicroelectronicstechnologyanddevelopmentofcomputertechnology,DDRsynchronousdynamicrandomaccessmemorydoublechannelincommunicationsystem,theapplicationappearsmoreandmoreimportant,andastheelectronicproductofintegrationofthePCBdesignrequirementsoftheDDRmoreandmoreisalsohigh.InordertobetterunderstandDDR,thispaperalsointroducedtogetherwithSDRAManddesign.BasedonthedesignofdoublechannelDDRsynchronousdynamicrandomaccessmemoryofPCBdesign.ThisarticlemainlyintroducedinPCBdesignforDDRfacedwhenthesignalintegrity.Detailedelaboratedtheinfluencesignalintegrityofthereflectionandcrosstalkandsignalintegrityoftiminganalysisandputforwardtherelevanttheoryofreflectionandreducecrosstalkeffectivemeasures.Forsomeofthelayoutandwiringmattersneedingattentionandpointstodothedetailednarration.Keywords：Reflex;SDRAM;Crosstalk;Signalintegrity;Timing第1章绪论1.1DDR的叙述双通道同步动态随机存储器（双信道同步动态随机存取内存)即DDRSDRAM(DoubleDateRteSynchronousDynamicRandomAccessMemory)为具有双倍数据传输率之SDRAM，其数据传输速度为系统频率之两倍，由于速度增加，其传输效能优于传统的SDRAM。如图1.1：图1.1DDRDDR是一种继SDRAM后产生的内存技术，DDR，英文原意为“DoubleDataRate”，顾名思义，就是双数据传输模式。之所以称其为“双”，也就意味着有“单”，我们日常所使用的SDRAM都是“单数据传输模式”。DDRSDRAM最早是由三星公司于1996年提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、三星与现代等八家公司协议订立的内存规格，并得到了AMD、VIA与SiS等主要芯片组厂商的支持。DDR这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作（读或写），而DDR则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟周期中，DDR则可以完成SDRAM两个周期才能完成的任务，所以理论上同速率的DDR内存与SDRAM内存相比，性能要超出一倍，可以简单理解为100MHZDDR=200MHZSDRAM。1.2DDR-DDR与SDRAM的区别DDRSDRAM与SDRAM的不同主要体现在以下几个方面:1）DDRSDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDRSDRAM在MRS之前还多了一EMRS阶段（ExtendedModeRegisterSet，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC有效/无等。由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有兴趣的话可查看相关的DDR内存资料。下面我们就着重说说DDRSDRAM的新设计与新功能。差分时钟（参见上文“DDRSDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟，而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并容易实现。2）数据选取脉冲（DQS）DQS是DDRSDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。完全可以说，它就是数据的同步信号。在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。实际上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，其中CL里包含了一段DQS的导入期。3）写入延迟在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间（tDQSS，WRITECommandtothefirstcorrespondingrisingedgeofDQS），对于这个时间大家应该很好理解了。为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。有人可能会说，如果这样，DQS不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。不过，tDQSS产生了一个不利影响——读后写操作延迟的增加，如果CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为命令都要在CK的上升沿发出。另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。4）突发长度与写入掩码在DDRSDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作（突发长度为1）和全页式突发。这是为什么呢？因为L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不希奇。另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。但是，突发长度的定义也与SDRAM的不一样了，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。其实，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。5）延迟锁定回路（DLL）DDRSDRAM对时钟的精确性有着很高的要求，而DDRSDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上DDRSDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM也内部时钟，不过因为它的工作/传输频率较低，所以内外同步问题并不突出）。DDRSDRAM的tAC就是因为内部时钟与外部时钟有偏差而引起的，它很可能造成因数据不同步而产生错误的恶果。实际上，不同步就是一种正/负延迟，如果延迟不可避免，那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会绝对统一，所以需要根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。DLL不同于主板上的PLL，它不涉与频率与电压转换，而是生成一个延迟量给内部时钟。目前DLL有两种实现方法，一个是时钟频率测量法（CFM，ClockFrequencyMeasurement），一个是时钟比较法（CC，ClockComparator）。CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就相差了一个时钟周期，从而实现同步。DLL就这样反复测量反复控制延迟值，使内部时钟与外部时钟保持同步。CC的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，最终使内外时钟同步。CFM与CC各有优缺点，CFM的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，并且如果测量失误，则内部的延迟就永远错下去了。CC的优点则是更稳定可靠，如果比较失败，延迟受影响的只是一个数据（而且不会太严重），不会涉与到后面的延迟修正，但它的修正时间要比CFM长。DLL功能在DDRSDRAM中可以被禁止，但仅限于除错与评估操作，正常工作状态是自动有效的。1.3DDR存储器电气特性验证几乎每一个电子设备，从智能手机到服务器，都使用了某种形式的RAM存储器。尽管闪存NAND继续流行(由于各式各样的消费电子产品的流行)，由于SDRAM为相对较低的每比特成本提供了速度和存储很好的结合，SDRAM仍然是大多数计算机以与基于计算机产品的主流存储器技术。DDR是双数据速率的SDRAM内存，已经成为今天存储器技术的选择。DDR技术不断发展，不断提高速度和容量，同时降低成本，减小功率和存储设备的物理尺寸。图1.2DDR3双列直插内存模块“背面”的测试点随着时钟速率和数据传输速率不断增加和性能的提高，设计工程师必须保证系统的性能指标，或确保系统内部存储器和存储器控制设备的互操作性，存储器子系统的模拟信号完整性已成为设计工程师越来越多重点考虑的问题。许多性能问题，甚至在协议层发现的问题，也可以追溯到信号完整性问题上。因此，存储器的模拟信号完整性验证已经成为很多电子设计验证关键的一步。JEDEC(电子工程设计发展联合协会)已经明确规定存储设备详细测试要求，需要对抖动、定时和电气信号质量进行验证。测试参数：如时钟抖动、建立和保持时间、信号的过冲、信号的下冲、过渡电压等列入了JEDEC为存储器技术制定的测试规范。但执行规范里的这些测试是一个很大的挑战，因为进行这些测试很可能是一个复杂而又耗时的任务。拥有正确的工具和技术，可以减少测试时间，并确保最准确的测试结果。在本应用文章中，我们将讨论针对存储器测试的解决方案，这个方案能够帮助工程师战胜挑战和简化验证过程。信号的获取和探测存储器验证的第一个难点问题是如何探测并采集必要的信号。JEDEC标准规定的测试应在存储器元件的BGA(球栅阵列结构的PCB)上。而FBGA封装组件包括一个焊球连接阵列(这是出于实际目的)，无法进入连接，如何进行存储器的探测呢？一种解决方案是在PCB布线过程中设计测试点，或探测存储器元件板的背面的过孔。虽然这些测试点没有严格在“存储器元件附近”，PCB走线长度一般都比较短，对信号衰减的影响很小。当使用这种方法探测时，信号完整性通常是相当不错的，可以进行电气特性的验证。对于这种类型应用，可以使用手持探头，但是在多个探头前端和测试点同时保持良好的电接触非常困难。如图1.3所示：图1.3手持探头测试考虑到有些JEDEC的测量要求三个或更多的测试点，加上其他信号如芯片选择信号、RAS和CAS可能需要确定存储器状态，许多工程师常常选择使用焊接式探头进行连接。泰克公司开发了一种专为这种类型的应用设计的探测解决方案。P7500系列探头有4～20GHz的带宽，是存储器验证应用的选择。图1.4说明了几个可用的P7500系列探头前端之一，这种探头非常适合存储器验证的应用。这些微波同轴”前端在需要多个探测前端进行焊接情况时提供了有效的解决方案，同时提供优秀的信号保真度和4GHz带宽，足已满足存储器DDR3@1600MT/s的测试需求。图1.4TriModeP7500系列探头针对存储器测试应用的另一个优点是泰克专有的TriMode(三态)功能。这种独特的功能允许探头不但可以测试+和-差分信号，又可以测试单端信号。使用探头前端的三个焊接连接，用户就可以使用探头上控制按钮或在示波器菜单来对差分和单端探测模式之间进行切换。使用焊接探头的+连接到单端数据或地址线，使用焊接探头的一端连接到另一相邻线。然后用户可以使用一个探头，通过两个单端测量模式之间切换，很容易地测量其中任何两个信号。然而，很多情况下通过背面过孔探测信号可能不是一种好的选择。使用嵌入式存储器设计，存储器元件背面可能没有可用的板上空间。甚至很多标准的DIMM，在板的两面都有存储器元件，以增加存储密度。这种情况下，测试工程师怎样才能探测到测试点呢？图1.5内插板组件示意图幸运的是，即使这样情况，现在也有探测解决方案。泰克公司与Nexus科技公司合作开发了所有标准DDR3和DDR2存储器设备转接板内插板组件。这些转接板内插板使用插槽代替存储器元件连接到被测设备。在转接板有探测的测试点，然后对齐到插槽上的位置。存储器元件再插到转接板上。图1.5是这种“连接”的示意图。

第2章噪声来源与分析2.1反射噪声分析和端接技术一般在通信板中，从CPU到DDR的数据线都会接一个匹配电阻，其作用是为了防止反射，在布线时一般要满足3W原则，与线间距是线宽的3倍，尽量的减少串扰。下面就其反射与串扰进行说明。2.1.1反射形成原因信号沿传输线传播时，其路径上的每一步都有相应的瞬态阻抗，无论是什么原因使瞬态阻抗发生了变化，信号都将产生反射现象，瞬态阻抗变化越大，反射越大。图2.1反射的形成信号到达瞬态阻抗不同的两个区域的交界面时，在导体中只存在一个电压和一个电流回路，边界处不可能出现电压不连续，否则此处有一个无限大的电场；也不可能出现电流不连续，否则此处有一个无限大的磁场，所以交界面的电压和电流一定连续，则有：，（2-1）而由欧姆定律知：，（2-2）当交界面两侧的阻抗不同时，以上四个关系不可能同时成立，这就说明在交界面上必然有反射回发射端的电压，以平衡交界面两端不匹配的电压和电流。入射信号电压向着分界面传播，而传输信号电压远离分界面而传播，入射电压穿越分界面时，产生反射电压，则有：（2-3）相应的当入射电流穿越分界面时，反射电流和传输电流的关系为：（2-4）按照欧姆定律，每个区域中的电压与电流的关系为：，，（2-5）通过换算可以得到：，（2-6）由此可以看出，缩小和的差值，有利于减小反射电压，在实际运用中，通过给传输线端接匹配阻抗来实现。在典型的数字系统中，驱动器的输出阻抗通常小于PCB互联信号线的特征阻抗，而PCB互联信号线的特征阻抗也总是小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。2.1.2主抗匹配与端接方案匹配阻抗的端接有多种方式，包括并联终端匹配，串联终端匹配，戴维南终端匹配，AC终端匹配，肖特基二极管终端匹配。本文只介绍并联终端匹配和串联终端匹配。并联终端匹配：并联终端匹配是最简单的终端匹配技术：通过一个电阻R将传输线的末端接到地或者接到VCC上。电阻R的值必须同传输线的特征阻抗Z0匹配，以消除信号的反射。如果R同传输线的特征阻抗Z0匹配，不论匹配电压的值如何，终端匹配电阻将吸收形成信号反射的能量。终端匹配到VCC可以提高驱动器的源的驱动能力，而终端匹配到地则可以提高电流的吸收能力。并联终端匹配技术突出的优点就是这种类型终端匹配技术的设计和应用简便易行，在这种终端匹配技术中仅需要一个额外的元器件；这种技术的缺点在于终端匹配电阻会带来直流功率消耗。另外并联终端匹配技术也会使信号的逻辑高输出电平的情况退化。将TTL输出终端匹配到地会降低VOH的电平值，从而降低了接收器输入端对噪声的免疫能力。图2.2并联终端匹配串联终端匹配：串联终端匹配技术，也称之为后端终端匹配技术，不同于其它类型的终端匹配技术，是源端的终端匹配技术。串联终端匹配技术是在驱动器输出端和信号线之间串联一个电阻。驱动器输出阻抗R0以与电阻R值的和必须同信号线的特征阻抗Z0匹配。对于这种类型的终端匹配技术，由于信号会在传输线、串联匹配电阻以与驱动器的阻抗之间实现信号电压的分配，因而加在信号线上的电压实际只有一半的信号电压。而在接收端，由于信号线阻抗和接收器阻抗的不匹配，通常情况下，接收器的输入阻抗更高，因而会导致大约同样幅度值信号的反射，称之为附加的信号波形。因而接收器会马上看到全部的信号电压（附加信号和反射信号之和），而附加的信号电压会向驱动端传递。然而不会出现进一步的信号反射，这是因为串联的匹配电阻在接收器端实现了反射信号的终端匹配。串联终端匹配技术的优点是这种匹配技术仅仅为系统中的每一个驱动器增加一个电阻元件，而且相对于其它的电阻类型终端匹配技术来说，串联终端匹配技术中匹配电阻的功耗是最小的，而且串联终端匹配技术不会给驱动器增加任何额外的直流负载，也不会在信号线与地之间引入额外的阻抗。由于许多的驱动器都是非线性的驱动器，驱动器的输出阻抗随着器件逻辑状态的变化而变化，从而导致串联匹配电阻的合理选择更加复杂。所以，很难应用某一个简单的设计公式为串联匹配电阻来选择一个最合适的值。图2.3串联终端匹配图2.4数据线的匹配电阻差分信号的匹配：由于DDR信号具有较高翻转率，为了获得更好的信号完整性(减小信号过冲、反射等)，需要进行传输线阻抗匹配，串连电阻匹配以与终端匹配。以Cyclone系列芯片支持的差分电平标准SSTLCLASSI和SSTLCLASSII为例，匹配方式分别如图2.5,2.6所示：图2.5SSTLCLASSI差分信号匹配图2.6SSTLCLASSII差分信号匹配其中差分信号阻抗为单端50Ω，差分100Ω。DDR的所有信号均需要进行阻抗控制。此外对于时钟信号串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68Ω，其他信号串联匹配电阻RS值为O～33Ω，并联匹配电阻RT值应该在25～68Ω。具体匹配电阻值以与电阻位置放置可根据仿真结果进行选择。2.1.3端接方案的仿真结果对走线进行并联终端匹配后仿真，波形如下：图2.7VCC并联终端匹配图2.8GND并联终端匹配对长走线进行串联终端匹配后仿真，波形如下：图2.9VCC并联终端匹配2.2串扰噪声分析2.2.1高速PCB板上的串扰分析模型串扰是指当信号在传输线上传播时，相邻信号之间由于电磁场的相互耦合产生的不期望的噪声电压信号，即能量由一条线耦。图2.10两条传输线之间的耦合如图2.10所示，为便于分析，我们依照离散式等效模型来描述两个相邻传输线的串扰模型，传输线AB和CD的特性阻抗为Z0，且终端匹配电阻R=Z0。如果位于A点的驱动源为干扰源，则A—B间的线网称为干扰源网络(Aggressorline)，C—D之间的线网被称为被干扰网络(Victimline)，被干扰网络靠近干扰源网络的驱动端的串扰称为近端串扰(也称后向串扰)，而靠近干扰源网络接收端方向的串扰称为远端串扰(也称前向串扰)。串扰主要源自两相邻导体之间所形成的互感Lm和互容Cm,本文只分析感性耦合引起的串扰[5]。2.2.2高速PCB板上的串扰仿真结果在图2.10中，先只考虑互感Lm引起的感性耦合。线路A到B上传输的信号的磁场在线路C到D上感应出电压，磁耦合的作用类似一个变压器，由于这是个分布式的传输线，所以互感也变成一连串的变压器分布在两个相邻的并行传输线上。当一个电压阶跃信号从A移动到B，每个分布在干扰线上的变压器会依序感应一个干扰尖脉冲出现在被干扰网络上。互感在被干扰网络上叠加的这个电压噪声，其大小跟干扰网络上驱动电流的变化成正比。由互感产生的噪声计算公式为：VnoiseLm=Lmeq\f(dIdriver,dI)（2-1）(dIdriver,dt)值得注意的是，耦合变压器每一段的互感耦合的极性是不同的，这些感应到被干扰网路的干扰能量依序前向和后向，但极性相反，沿着传输线CD分别往C和D点行进。图2.11互感耦合的前向/后向串扰波形如图2.11所示，往C方向的前向干扰能量，是和入射电压与每个互感分量Lm成正比，因为所有前向干扰能量几乎同时抵达C点，所以前向干扰能量与两传输线的互感总量成正比，传输线平行的长度越长，所产生的互感总量就越大，前向干扰能量也随即增加;然而往D点的后向干扰能量与往C点的前向干扰能量不同的是，虽然两者耦合的总区域是一样的，但每个互感变压器所感应的干扰分量是依序到达D，后向干扰能量的有效时间长达2Tp(Tp为传播延时)，随着线路平行长度的延长(即互感增加)，后向串扰的幅度大小是不会变化的，而持续时间会增加。2.2.3减少高速PCB板上的串扰噪声的措施串扰在高速高密度的PCB设计中普遍存在，串扰对系统的影响一般都是负面的。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂PCB设计中完全避免串扰是不可能的，但在系统设计中设计者应该在考虑不影响系统其它性能的情况下，选择适当的方法来力求串扰的最小化。结合上面的分析，解决串扰问题主要从以下几个方面考虑：（1）在布线条件允许的条件下，尽可能拉大传输线间的距离;或者尽可能地减少相邻传输线间的平行长度(累积平行长度)，最好是在不同层间走线。（2）相邻两层的信号层(无平面层隔离)走线方向应该垂直，尽量避免平行走线以减少层间的串扰。（3）在确保信号时序的情况下，尽可能选择转换速度低的器件，使电场与磁场的变化速率变慢，从而降低串扰。（4）在设计层叠时，在满足特征阻抗的条件下，应使布线层与参考平面(电源或地平面)间的介质层尽可能薄，因而加大了传输线与参考平面间的耦合度，减少相邻传输线的耦合。（5）由于表层只有一个参考平面，表层布线的电场耦合比中间层的要强，因而对串扰较敏感的信号线尽量布在内层。（6）通过端接，使传输线的远端和近端终端阻抗与传输线匹配，可大大减小串扰的幅度。图2.12相邻层垂直走线

第3章完整性分析3.1电源完整性这里的电源完整性指的是在最大的信号切换情况下，其电源的容差性。当未符合此容差要求时，将会导致很多的问题，比如加大时钟抖动、数据抖动和串扰。这里，可以很好的理解与去偶相关的理论，现在从”目标阻抗”的公式定义开始讨论。Ztarget=Voltagetolerance/TransientCurrentt(3-1)在这里，关键是要去理解在最差的切换情况下瞬间电流（TransientCurrent）的影响，另一个重要因素是切换的频率。在所有的频率范围里，去耦网络必须确保它的阻抗等于或小于目标阻抗（Ztarget）。在一块PCB上，由电源和地层所构成的电容，以与所有的去耦电容，必须能够确保在100KHz左右到100-200MH左右之间的去耦作用。频率在100KHz以下，在电压调节模块里的大电容可以很好的进行去耦。而频率在200MHz以上的，则应该由片上电容或专用的封装好的电容进行去耦。实际的电源完整性是相当复杂的，其中要考虑到IC的封装、仿真信号的切换频率和PCB耗电网络。对于PCB设计来说，目标阻抗的去耦设计是相对来说比较简单的，也是比较实际的解决方案。在DDR的设计上有三类电源，它们是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬间电流从Idd2到Idd7大小不同，详细在JEDEC里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性，其中去耦电容从0.1uf到0.22uf大小不同，共有10个左右。另外，表贴电容最合适，它具有更小的焊接阻抗。Vref要求更加严格的容差性，但是它承载着比较小的电流。显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。由于Vref相当重要，所以去耦电容的摆放尽量靠近器件的管脚。然而，对VTT的布线是具有相当大的挑战性，因为它不只要有严格的容差性，而且还有很大的瞬间电流，不过此电流的大小可以很容易的就计算出来。最终，可以通过增加去耦电容来实现它的目标阻抗匹配。在4层板的PCB里，层之间的间距比较大，从而失去其电源层间的电容优势，所以，去耦电容的数量将大大增加，尤其是小于10nF的高频电容。详细的计算和仿真可以通过EDA工具来实现。在多层板中电源一定要是相对独立且完整的，3.2时序分析网络通讯领域,ATM交换机、核心路由器、千兆以太网以与各种网关设备中,系统数据速率、时钟速率不断提高,相应处理器的工作频率也越来越高;数据、语音、图像的传输速度已经远远高于500Mbps,数百兆乃至数吉的背板也越来越普遍.数字系统速度的提高意味着信号的升降时间尽可能短,由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出.当信号的互连延迟大于边沿信号翻转时间的20%时,板上的信号导线就会呈现出传输线效应,这样的设计就成为高速设计.高速问题的出现给硬件设计带来了更大的挑战,有许多从逻辑角度看来正确的设计,如果在实际PCB设计中处理不当就会导致整个设计失败,这种情形在日益追求高速的网络通信领域更加明显.专家预测,在未来的硬件电路设计开销方面,逻辑功能设计的开销将大为缩减,而与高速设计相关的开销将占总开销的80%甚至更多.高速问题已成为系统设计能否成功的重要因素之一。因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序,系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象.由于速度的提高使时序变得苛刻时,无论事先对系统原理理解得多么透彻,任何忽略和简化都可能给系统带来严重的后果.在高速设计中,时序问题的影响更为关键,本章将专门讨论高速设计中的时序分析与其仿真策略。3.2.1公共时钟同步的时序分析在高速数字电路中,数据的传输一般都通过时钟对数据信号进行有序的收发控制.芯片只能按规定的时序发送和接收数据,过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱.在低速系统中,互连延迟和振铃等现象都可忽略不计,因为在这种低速系统中信号有足够的时间达到稳定状态.但在高速系统中,边沿速率加快、系统时钟速率上升,信号在器件之间的传输时间以与同步准备时间都缩短,传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变,再加上信号延时不匹配等因素,都会影响芯片的建立和保持时间,导致芯片无法正确收发数据、系统无法正常工作。图3.2数据由DRIVER发向RECEIVER的公共时钟同步工作示意图所谓公共时钟同步:是指在数据的传输过程中,总线上的驱动端和接收端共享同一个时钟源,在同一个时钟缓冲器(CLOCKBUFFER)发出同相时钟的作用下,完成数据的发送和接收.图3.2所示为一个典型的公共时钟同步数据收发工作示意图.在图3.2中,晶振CRYSTAL产生输出信号CLK_IN到达时钟分配器CLOCKBUFFER,经CLOCKBUFFER分配缓冲后发出两路同相时钟,一路是CLKB,用于DRIVER的数据输出;另一路是CLKA,用于采样锁存由DRIVER发往RECEIVER的数据.时钟CLKB经Tflt_CLKB一段飞行时间(FLIGHTTIME)后到达DRIVER,DRIVER内部数据由CLKB锁存经过TCO_DATA时间后出现在DRIVER的输出端口上,输出的数据然后再经过一段飞行时间Tflt_DATA到达RECEIVER的输入端口;在RECEIVER的输入端口上,利用CLOCKBUFFER产生的另一个时钟CLKA(经过的延时就是CLKA时钟飞行时间,即Tflt_CLKA)采样锁存这批来自DRIVER的数据,从而完成COMMONCLOCK一个时钟周期的数据传送过程.以上过程表明,到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的,据此可得到数据传送所应满足的两个必要条件:①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup,它表示数据有效必须先于时钟有效的最小时间值,数据信号到达输入端的时间应该足够早于时钟信号,由此可得出建立时间所满足的不等式;②为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存,这段时间称为保持时间,CLKA的延时必须小于数据的无效时间(INVALID),由此可得出保持时间所满足的不等式.（1）数据建立时间的时序分析由第一个条件可知,数据信号必须先于时钟CLKA到达接收端,才能正确地锁存数据.在公共时钟总线中,第一个时钟周期的作用是将数据锁存到DRIVER的输出端,第二个时钟周期则将数据锁存到RECEIVER的内部,这意味着数据信号到达RECEIVER输入端的时间应该足够早于时钟信号CLKA.为了满足这一条件,必须确定时钟和数据信号到达RECEIVER的延时并保证满足接收端建立时间的要求,任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin.在图3.2的时序图中,所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时,在下面的箭头线路表示从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时,在上面的箭头线路表示接收时钟CLKA的总延时.从第一个时钟边沿有效至数据到达RECEIVER输入端的总延时为:TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA(3-2)接收时钟CLKA下一个周期的总延时为:TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA(3-3)要满足数据的建立时间则必须有:TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0(3-4)展开并考虑时钟的抖动Tjitter等因素整理后得到:TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+(Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0(3-5)式(3-5)中TCYCLE为时钟的一个时钟周期;第一个括号内是时钟芯片CLOCKBUFFER输出时钟CLKA、CLKB之间的最大相位差,即手册上称的output-outputskew;第二个括号内则是CLOCKBUFFER芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差.式(1)中TCO_DATA是指在一定的测试负载和测试条件下,从时钟触发开始到数据出现在输出端口并到达测试电压Vmeas(或VREF)阈值的时间间隔,TCO_DATA的大小与芯片内部逻辑延时、缓冲器OUTPUTBUFFER特性、输出负载情况都有直接关系,TCO可在芯片数据手册中查得。由公式(1)可知,可调部分实际只有两项:Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX.单从满足建立时间而言,Tflt_CLKA_MIN应尽可能大,而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX则要尽可能小.实质上,就是要求接收时钟来得晚一点,数据来得早一点。（2）数据保持时间的时序分析为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存,这段时间称为保持时间.在公共时钟总线中,接收端缓冲器利用第二个时钟边沿锁存数据,同时在驱动端把下一个数据锁存到数据发送端.因此为了满足接收端保持时间,必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中,这就要求接收时钟CLKA的延时要小于接收数据信号的延时.由图3.2中的时序关系图中,可以得到时钟CLKA的延时:TCLKA_DELAY=TCO_CLKA+Tflt_CLKA（3-6)而数据延时:TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY（3-7)若要满足数据的保持时间,则必须有:TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0（3-8)展开、整理并考虑时钟抖动Tjitter等因素,可得如下关系:(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0（3-9)式（3-9)中,第一个括号内仍然是时钟芯片CLOCKBUFFER输出时钟之间的最大相位差;第二个括号内继续可以理解为时钟芯片输出的两个时钟CLKA、CLKB分别到达RECEIVER和DRIVER的最大延时差;要满足数据的保持时间,实际可调整的部分也只有两项,即Tflt_CLKB_MIN-Tflt_CLKA_MAX和Tflt_DATA_SWITCH_DELAY_MIN.单从满足保持时间的角度而言,Tflt_CLKB_MIN和Tflt_DATA_SWITCH_DELAY_MIN应尽可能大,而Tflt_CLKA_MAX则要尽可能小.也就是说,若欲满足保持时间,就要使接收时钟早点来,而数据则要晚点无效(invalid).为了正确无误地接收数据,必须综合考虑数据的建立时间和保持时间,即同时满足(1)式和(2)式.分析这两个不等式可以看出,调整的途径只有三个:发送时钟延时、接收时钟延时和数据的延时.调整方案可这样进行:首先假定发送时钟延时严格等于接收时钟延时,即Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0(后文将对这两个等式的假设产生的时序偏差进行考虑),然后通过仿真可以得出数据的延时范围,如果数据延时无解则返回上述两个等式,调整发送时钟延时或接收时钟延时.下面是宽带网交换机中GLINK总线公共时钟同步数据收发的例子:首先假定发送时钟延时严格等于接收时钟延时,然后确定数据的延时范围,代入各参数,(1)和(2)式分别变为:1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0（3-10)0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0（3-11)在不等式提示下,结合PCB布局实际,确定Tflt_DATA_SETTLE_DELAY_MAX<1.1;Tflt_DATA_SWITCH_DELAY_MIN>-0.1,剩下0.4ns的余量分配给了两个时钟的时差和Tmargin.在SPECCTRAQUEST中提取拓扑并进行信号完整性仿真,进而确定各段线长与拓扑结构.对此结构(共12种组合)进行全扫描仿真,得到：Tflt_DATA_SETTLE_DELAY_MAX=1.0825Tflt_DATA_SWITCH_DELAY_MIN=-0.0835004符合确定的1.1和-0.1的范围指标.由此可以得出GLINK总线数据线的约束规则:①匹配电阻到发送端的延时不应大于0.1ns;数据线必须以0.1ns进行匹配,即每个数据线都必须在0.65ns～0.75ns之间.有了上述的约束规则就可以指导布线了.下面再考虑硬性规定：Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和Tflt_CLKB_MIN-Tflt_CLKA_MAX=0带来的影响.事先约束发送时钟和接收时钟完全等长(在实际操作中以0.02ns进行匹配)在CADENCE环境下,进行时钟仿真,得到结果:|Tflt_CLKA_MIN-Tflt_CLKB_MAX|<0.2和|Tflt_CLKB_MIN-Tflt_CLKA_MAX|<0.2.可见留给Tmargin的余量为0.2ns.最终的仿真结果是:①匹配电阻到发送端的延时不应大于0.1ns;②数据线以0.1ns进行匹配,即每个数据线都必须在0.65ns～0.75ns之间;③发送时钟和接收时钟以0.02ns匹配等长;④Tmargin=0.2ns.有了上述拓扑结构样板和约束规则就可以将SPECCTRAQUEST或ALLEGRO导入到CONSTRAINSMANAGER中.当这些设计约束规则设置好后,就可以利用自动布线器进行规则驱动自动布线或人工调线,图3.3和图3.4是仿真波形：图3.3无匹配电阻时钟线（125MHz）图3.4加源端串联匹配电阻3.2.2源同步的时序分析所谓源同步就是指时钟选通信号CLK由驱动芯片伴随发送数据一起发送,它并不象公共时钟同步那样采用独立的时钟源.在源同步数据收发中,数据首先发向接收端,经稍短时间选通时钟再发向接收端用于采样锁存这批数据.其示意图如图3.5所示.源同步的时序分析较公共时钟同步较为简单,分析方法很类似,下面直接给出分析公式:建立时间：Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0（3-12)保持时间:Tva_min+(Tflt_data_switch_delaymin-Tflt_clk_max)-Thold-Tmargin>0（3-13)图3.5源同步数据发送示意图其中,Tvb为驱动端的建立时间,表示驱动端数据在时钟有效前多少时间有效;Tva为发送端的保持时间,表示驱动端数据在时钟有效后保持有效的时间;其他参量含义同前.下面以通信电路中很常见的TBI接口为例介绍源同步时序分析与仿真过程.TBI接口主要包括发送时钟和10bit的发送数据、两个接收时钟和10bit接收数据.RBC0、RBC1为两个接收时钟,在千兆以太网中,这两个时钟频率为62.5MHz,相差为180°,两个时钟的上升沿轮流用于锁存数据.根据数据手册的时序参数,代入上式可得:2.5+Tflt_clk_min-Tflt_data__settle_delay_max-1-Tmargin>01.5+Tflt_data__switch_delaymin-Tflt_clk_max-0.5-Tmargin>0仿照前述分析方法:假设时钟、数据信号线的飞行时间严格相等,即时钟和数据完全匹配,然后分析它们不匹配带来的影响.上式变为1.5-Tmargin>0;1-Tmargin>0可见,无论是建立时间还是保持时间都有很大的余量.经过仿真,发现数据和时钟完全匹配等长(以0.02ns匹配为例),仍有0.3ns的差别,即,Tflt_clk_min-Tflt_data_settle_delay_max<0.3Tflt_data_switch_delaymin-Tflt_clk_max<0.3取Tmargin=0.5ns得到时钟和数据的匹配为0.2ns,即数据和时钟的长度匹配不应超过0.2ns。在公共时钟同步中,数据的发送和接收必须在一个时钟周期内完成.同时器件的延时和PCB走线的延迟也限制了公共时钟总线的最高理论工作频率.故公共时钟同步一般用于低于200MHz～300MHz的传输速率,高于这个速率的传输,一般应引入源同步技术.源同步技术工作在相对的时钟系统下,采用数据和时钟并行传输,传输速率主要由数据和时钟信号间的时差决定,这样可以使系统达到更高的传输速率.笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析、时序分析与其仿真,大大缩短了产品的设计周期,通过分析仿真有效地解决了高速设计中出现的信号完整性、时序等方面的问题,充分保证了设计的质量和设计速度,真正做到了PCB板的一次通过.主板和子卡板目前已经通过调试,并顺利转产。3.3案例上面所介绍的相关规则，在DDR2PCB、DDR3PCB和DDR3-DIMMPCB里，都已经得到普遍的应用。在下面的案例中，我们采用MOSAID公司的控制器，它提供了对DDR2和DDR3的操作功能。在SI仿真方面，采用了IBIS模型，其存储器的模型来自MICRONTechnolgy,Inc，对于DDR3SDRAM的模型提供了1333Mbps的速率。在这里，数据是操作是在1600Mbps下的。对于不带缓存（unbuffered）的DIMM（MT_DDR3_0542cc）EBD模型是来自MicronTechnology，下面所有的波形都是采用通常的测试方法，且是在SDRAMdie级进行计算和仿真的。图3.6所示的6层板里，只在TOP和BOTTOM层进行了布线，存储器由两片的SDRAM以菊花链的方式所构成。而在DIMM的案例里，只有一个不带缓存的DIMM被使用。图3.6、3.7、3.8是对TOP/BOTTOM层布线的一个闪照图和信号完整性仿真图：图3.6只有在TOP和BOTTOM层走线的DDR3的仿真波形（左边的是ADDRESS和CLOCK网络，右边的是DATA和DQS网络，其时钟频率在800MHz，数据通信率为1600Mbps）图3.7只有在TOP和BOTTOM层走线的DDR2的仿真波形（左边的是ADDRESS和CLOC网络，右边的是DATA和DQS网络，其时钟频率在400MHz，数据通信率为800Mbps）图3.8只有在TOP和BOTTOM层走线的DDR3-DIMM的仿真波形

（左边的是ADDRESS和CLOCK网络，右边的是DATA和DQS网络）最好，图3.9显示了两个经过比较过的数据信号眼图，一个是仿真的结果，而另一个是实际测量的。在上面的所有案例里，波形的完整性的完美程度都是令人兴奋的。图3.9800MbpsDDR2的数据信号仿真眼图(红)和实测眼图(蓝)由上得知，针对DDR2/DDR3的设计，SI和PI的各种相关因素都做了全面的介绍。对于在4层板里设计800Mbps的DDR2和DDR3是可行的，但是对于DDR3-1600Mbps是具有很大的挑战性。

第4章布局与布线4.1PCB的叠层（stackup）和阻抗在布线之前应考虑层叠与阻抗，对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VDD平面层，Vtt和Vref在VDD平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小了，从而提高了PI。互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms，ODT的设置也必须保持在50Ohms。在DDR3的设计时，单端信号的终端匹配电阻在40和60Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70Ohms之间。而差分信号的阻抗匹配电阻始终在100Ohms。图4.1四层和六层PCB的叠层方式4.2互联通路拓扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在multi-rankDIMMs（DualInLineMemoryModules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图4.2列出了一些相关的拓扑结构，其中Fly-By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub）。对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。另外，树形拓扑结构要求AB的长度和AC的长度非常接近（如图4.2）。考虑到波形的完整性，以与尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短线（Stub）的菊花链式拓扑结构。图4.2带有2片SDRAM的ADDR/CMD/CNTRL拓扑结构对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在SI方面是具有优势的。对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。图4.3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有A和D是最适合4层板的PCB设计。然而，对于DDR2-800，所列的这些拓扑结构都能满足其波形的完整性，而在DDR3的设计中，特别是在1600Mbps时，则只有D是满足设计的。图4.3带有4片SDRAM的ADDR/CMD/CNTRL拓扑结构在做到时延的匹配时，往往会在布线时采用trombone方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的，如图4.4所示。图4.4Trombone和Vias的实例4.3SDRAM的布局布线4.3.1布局应注意以下几点：（1）储存芯片尽量靠近控制芯片放置，使整体布线尽量的短；（2）保证储存芯片电源PIN有足够的去耦电容，且每个芯片都要放一个BUCK电容；（3）时钟信号的匹配电阻与反馈时钟的电阻靠近控制芯片放置。4.3.2布线时应注意以下几点：（1）16根数字信号与对应的两根DMQ信号构成两组BUS，每组BUS线需要在同一层完成布线，长度尽量控制在+/-25mil以内，间距尽量能达到8mil以上；（2）地址信号线一般采用星形或远端簇行方式的拓扑结构，到每一支点的长度需要等长，控制在+/-25mil以内；(3）BA0和BA1两根BANK地址线和其它地址线一起处理，其它控制信号按常规线处理即可；(4）时钟信号先要尽量的短，间距按常规的时钟线要求；(5）所有信号线的阻抗一般按50Ω来控制。可参考下图：图4.5SDRAM参考走线图4.4DDR的布局布线DDR信号可分为时钟、数据、地址/命令、控制等四个信号组。各信号组介绍如下：时钟组：由于采用更高的时钟频率与双沿采样数据的方式，DDR采用差分时钟。差分时钟的走线要求如下：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60Ω，差分阻抗控制在100～120Ω。时钟信号到其他信号应保持在20mil*以上，防止对其他信号的干扰。蛇形走线的间距不应小于20mil。数据组：数据组包括DQ、DQS、DM。以低8位数据为例，该数据组包括：DQ[7..0]、DQS[0]、DM[0]数据组布线要求如下：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60Ω。与其他非DDR信号间距至少隔离20mil。地址、命令组：地址组包括ADD、BANK、RAS、CAS、WE。该组布线要求如下：保持完整的地和电源平面。特征阻抗控制在50～60Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20mil以上。控制组：控制组包括CS、CKE。该组布线要求如下：需要有一个完整的地平面和电源平面作参考。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。目前，比较普遍使用中的DDR2的速度已经高达800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已经高达1600Mbps。对于如此高的速度，从PCB的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前，有很多EDA工具可以对它们进行很好的计算和仿真，其中CadenceALLEGROSI-230和Ansoft’sHFSS使用的比较多。图4.6显示了DDR2和DDR3所具有的共有技术要求、专有的技术要求以与DDR2和DDR3要求比较。图4.6DDR2与DDR3技术指标与要求比较4.4.1布局时应注意（1）对于DIMMs，匹配电阻应靠近第一个DIMMs放置，对于SOP/BGA，匹配电阻应根据不同的芯片确定放置端，若时钟有加匹配电阻，厠电阻可靠近控制芯片放置；（2）所有的上拉电阻摆放在最后一个DIMMs之后，每4个至6个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻，对于SOP/BGA可参照处理；（3）要保证DDR芯片有足够的去耦电容，且要用大个的BUCK电容；（4）储存芯片尽量靠近控制芯片放置，使得整体布线尽量的短。4.4.2布线时应注意间距的要求：（1）CLK信号与其它信号保持4：1的space；（2）CLK信号以差分线形式1：1的space；（3）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3:1（即线边缘与线边缘的距离）=3X线到相邻地平面的距离），为了绕线方便，我们把边缘与DQ/DQS分为九组，同组同层，以DQS为基准等长，其分别是：Group0：DQ(0…7)、DQS0、(DM0)Group1：DQ(8…15)、DQS1、(DM1)Group2：DQ(16…23)、DQS2、(DM2)Group3：DQ(24…31)、DQS3、(DM3)Group4：DQ(32…39)、DQS4、(DM4)Group5：DQ(40…47)、DQS5、(DM5)Group6：DQ(48…55)、DQS6、(DM6)Group7：DQ(56…63)、DQS7、(DM7)Group8：ECC(0…7)、DQS8A/C信号以3：1的space布线，与其他信号保持4：1的space；如图29,30：长度的要求应根据客户的设计要求严格处理；布线顺序如下：图4.7布线顺序图4.8数据线走线1图4.9数据线走线24.4.3布线要点（1）CLK以差分线形式布线，抑制共模噪声；（2）同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面；（3）若没有共同地平面需要需在过孔处加过孔；（4）使用排阻以节省PCB空间；（5）排阻到DIMMs用表层处理，尽量短，顺畅。在实际的PCB设计时，考虑到SI的要求，往往有很多的折中方案。通常，需要优先考虑对于那些对信号的完整性要求比较高的。画PCB时，当考虑一下的一些相关因素，那么对于设计PCB来说可靠性就会更高。（1）要在相关的EDA工具里要设置好里设置好拓扑结构和相关约束。（2）将BGA引脚突围，将ADDR/CMD/CNTRL引脚布置在DQ/DQS/DM字节组的中间，由于所有这些分组操作，为了尽可能少的信号交叉，一些独立的管脚也许会被交换到其它区域布线。（3）由串扰仿真的结果可知，尽量减少短线（stubs）长度。通常，短线（stubs)是可以被削减的，但不是所有的管脚都做得到的。在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了，但是此走线必须要很细，那么就提高了PCB的制作成本，而且，不是所有的走线都只需要两段的，除非使用微小的过孔和盘中孔的技术。最终，考虑到信号完整性的容差和成本，可能选择折中的方案。（4）将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD的去耦电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中，并不是所有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻抗，通常，两端段的扇出走线会垂直于电容布线。（5）当切换平面层时，尽量做到长度匹配和加入一些地过孔，这些事先应该在EDA工具里进行很好的仿真。通常，在时域分析来看，差分线里的两根线的要做到延时匹配，保证其误差在+/-2ps，而其它的信号要做到+/-10