T-SICA 004-2023 音频用集成电路信号传输与控制接口要求

SICASignaltransmissionandcontrolinterfa2023-12-26发布I 2 2 2 3 4 4 4 4 4 4 4 4 5 5 5 5 5 6 8 本文件按照GB/T1.1—2020《标准化工作导则第1部分：标准化文件的结构和起草规则》的规定互联网或内联网上。可通过以下联系方式申本文件的发布机构对于该专利的真实性、有效性和范围无任联系人：姚炜，电话：+86(21)54271166，邮箱：yaowei@awin1音频用集成电路信号传输与控制接口要求本文件规定了音频总线系统架构，接口、电平、时序、应用协议以及测试等GB/T17574半导体器件集成电路第2部分GB/T17940半导体器件集成电路第3部分4缩略语2S：集成电路音频总线（Inter-ICSound）TDM：时分复用(Time-divisionmultiplexinDDR：双倍速率（DoubleDataRaDATA_MISO：主入从出数据（DATAofMasterInDATA_MOSI：主出从入数据（DATAofMasterOuADC：模数转换（Analog-to-MIC：传声器（Microphone）2MSB：最高位（MostSignificantBit）LSB：最低位（LeastSignifican5音频接口总线系统架构5.1基本要求5.2.1该接口应用于音频设备之间传输音频数据和控制监测信号，可实现全双工通信。音频设备之间可同时传输音频数据与控制监测信号。该总线应为四线接口a)帧时钟（WCK用于指示每一帧的起始），），5.2.2单从机总线系统框架见图1，该接口中的BCK与W产生，提供给主机与从机。多从机总线系统框图见图2，主机可同时与多个从机通信，DATA_MOSI和位时钟控制端3从机1位时钟从机1位时钟从机2从机N5.3码流要求沿被采样。该接口具有双沿发送和接收信号的特性上升沿为数据流，下降沿为控制流，如图3所示。数据流为主机与从机之间传输的音频数据信号，控制流为主机与音频数据控制信号5.3.2数据流数据 右通道 h 右通道 几_几_几_…厂_厂_厂_厂_………命令结束数据最高位命令结束数据最高位控制信号口数据信号4…………… 几__几__几__…几__几__…几__几__几__……………… ……5.3.3控制流令的帧结构可根据实际情况调整，不限于附录A中表A.1所示），），传输主机向从机发送的信号，主机应以二进制补码的形式发送音频数据流给从机，主机也可通过），传输从机向主机发送的信号，从机应以二进制补码的形式发送音频数据流给主机，从机也可通过接口电平与时序要求应满足对应音频用集成电路的设计规格书，可参考附录B接口电平时序要求示注：音频设备具体可分为音频编解码器（Codec）、功放（PA）、音频传声器（MIC5可通过DATA_MISO信号线，传输音频芯片芯片的电流信息、电压信息、中断等信息传递给上位机。上位机可根据回传的信息，可实现负载诊断、喇叭保护应根据音频设备的应用场景，设计相应指令。可参考本文件5.3节描述，分为读指令、写指令和控——控制监测指令可用于实时控制和监测从机音频设备。该指令可实现一个实时反馈系统，即从机接收到控制信息后，实时反馈从机的状态给主机，主机可根据监测状态调整控制信息。9.1概述通过数据流和控制流（控制流包括读写和控制监测指令）两类测试，判定接口是否正常。9.2数据流测试从机9.2.1为检验从机与主机间数据流通信及兼容性（I2S/TDM），从机内部应设置链路环回模式。图6从机主机数据比对——帧时钟边沿检测模块，用于检测帧头位置；——通道数据选择器，用于通路选择。图7中的数据选择器，下行通路并行数据与上行通路并行数6同步并行加载上传并行数据发送并行数据同步并行加载数据选择上传串行数据发送串行数据同步并行加载上传并行数据发送并行数据同步并行加载数据选择上传串行数据发送串行数据并转串模块（数据和控制）△串转并模块（数据和控制）△帧边沿检测9.3控制流测试9.3.1总体要求9.3.2读写指令测试读写指令测试验证用例如下:9.3.3控制监测指令测试7的一帧控制信息。接口控制流帧结构见表A.1。控制指令分为读指令（RD）、写指令（WR）、控制检测指令（CMD）以及保留指令。控制信号的起始位由WCK的上升沿（或下降沿）指示确定，每帧的前30010100110118注：IO指输入/输出(Input/Output)。TTT位时钟位时钟位时钟位时钟串行信号1/串行信号2/\/\/串行信号1串行信号1/串行信号2________/\_______//串行信号2帧时钟a)接口发送时序要求示意图b)接口接收90000注1：主机与从机时钟均有最高工作频率，接口的时钟周期T必须大于t_tr注2：该接口采用DDR的实现方式，需保证时钟上升沿与下降沿相互的间隔保持相同，表格中注：表B.3中，假设V_IO的电平为1.8V。注：表B.4中，假设V_IO的电平为1.2V。00注：表B.5中，假设BCK频率为3.072MHz。主机需向从机写寄存实现基础配置，写指令的帧结构参照附录A中表A.1，时序如图C.1所示，具体口口口